特許
J-GLOBAL ID：200903035489174670

テストパタン圧縮方法とテストパタン圧縮装置及びシステム並びに記録媒体

発明者：
東宮 玉紀

東宮 玉紀 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平11-276046
公開番号（公開出願番号）：特開2001-099901
出願日： 1999年09月29日
公開日（公表日）： 2001年04月13日
要約：
【要約】【課題】再乱数故障シミュレーションによるパタン圧縮を高速化するとともに、圧縮効率の向上を図る方法及びシステムの提供。【解決手段】ローカルCPUにおいて故障を複数のグループに分割してリモートCPUに割り当て、論理回路の回路情報とテストパタン、乱数系列初期値情報をリモートCPUに供給し、リモートCPUではテストパタン中の不定値に対して乱数系列初期値情報から乱数を生成して0/1を割り付けてテストパタンを生成して故障シミュレーションを実行し、テストパタンの故障検出能力を検証し故障検出に関与しない端子に対して不定値を割り当てたテストパタンを生成し、ローカルCPUでは、生成された複数のテストパタンを取得し、前記複数のテストパタンの各々について、まず、異なる処理装置のテストパタンの同一パタン番号のパタン同士をマージしてなるテストパタンを生成し、生成されたテストパタンに対してパタン番号間のパタンマージを試みる。
請求項（抜粋）：
論理回路に対して定義される故障を検査するテストパタン中の不定値に対して、乱数系列に基づき“0”又は“1”を割り付けることで前記不定値を活性化したテストパタンを作成する処理と、前記不定値を活性化したテストパタン及び故障情報を用いて前記論理回路の故障シミュレーションを実行する処理と、前記故障シミュレーションの実行結果に基づき、前記不定値を活性化したテストパタン中で故障検出に関与しない端子の値に不定値を割り付けてなるテストパタンを生成出力する処理とを含む再乱数故障シミュレーション工程と、前記再乱数故障シミュレーション工程によって生成出力される前記テストパタンに対してパタンマージを行う工程と、を含むテストパタン圧縮処理を複数の処理装置で分散して行うテストパタン圧縮方法であって、前記論理回路に対して定義される故障を複数のグループ(「故障グループ」という)に分割し、前記分割した故障グループを前記複数の処理装置にそれぞれ割り当て、前記複数の処理装置が、前記各処理装置にそれぞれ割り当てられた故障グループを用いて前記論理回路に対する前記再乱数故障シミュレーション工程を互いに独立して実行する、ことを特徴とするパタン圧縮方法。
IPC (3件)：
G01R 31/3183 ,  G01R 31/28 ,  G06F 11/22 310
FI (3件)：
G06F 11/22 310 C ,  G01R 31/28 Q ,  G01R 31/28 F
Fターム (16件)：
2G032AA01 ,  2G032AB20 ,  2G032AC04 ,  2G032AC08 ,  2G032AE07 ,  2G032AE08 ,  2G032AE10 ,  2G032AE12 ,  2G032AG02 ,  2G032AG03 ,  2G032AG05 ,  2G032AG10 ,  5B048AA01 ,  5B048AA20 ,  5B048DD06 ,  5B048DD16
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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