特許

J-GLOBAL ID：200903035540636587

低電力プロセッサ

発明者： 戸塚 米太郎 ,  石橋 孝一郎 ,  水野 弘之 ,  西井 修 ,  内山 邦男 ,  志村 隆則 ,  関根 麻子 ,  勝木 陽一 ,  成田 進
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2003-142831
公開番号（公開出願番号）：特開2004-096073
出願日： 2003年05月21日
公開日（公表日）： 2004年03月25日
要約：

【課題】高速性と低消費電力を両立した半導体集積回路を実現する。【解決手段】論理回路902と基板バイアス制御回路903とを有し、論理回路は、命令の実行に応答して低電力モードに移行以後、論理回路の入力が変化しないように制御され、割り込みに応答して高速モードに移行以後、論理回路のMOSトランジスタに印加される基板バイアス電圧が所定のレベルまで安定した後に動作を開始する。【選択図】 図14

請求項（抜粋）：

少なくとも一つのMOSトランジスタを含み、第1モードと第2モードとを有する論理回路と、 上記少なくとも一つのMOSトランジスタに印加する基板バイアス電圧を制御する基板バイアス制御回路と、 上記第1モードに移行する命令の実行または上記第2モードに移行する割り込みに応答して動作する動作モード制御部とを有し、 上記動作モード制御部は、上記命令の実行に応答して上記基板バイアス電圧を制御し、上記第1モードにおける上記基板バイアス電圧を第1電圧に制御し、上記割り込みに応答して上記基板バイアス電圧を制御し、上記第2モードにおける上記基板バイアス電圧を第2電圧に制御し、上記第1電圧が印加された上記少なくとも一つのMOSトランジスタのしきい値電圧の絶対値は上記第2電圧が印加された上記少なくとも一つのMOSトランジスタのしきい値電圧の絶対値よりも高くされ、 上記論理回路は、上記命令の実行に応答して上記論理回路の入力が変化しないように制御され、上記割り込み後、上記少なくとも一つのMOSトランジスタに印加される基板バイアス電圧が所定のレベルまで安定した後に動作を開始する半導体集積回路。

IPC (7件)：

H01L21/822 ,  G06F1/26 ,  G06F15/78 ,  H01L21/8238 ,  H01L27/04 ,  H01L27/092 ,  H03K19/096

FI (7件)：

H01L27/04 M ,  G06F15/78 510P ,  H03K19/096 B ,  H01L27/08 321L ,  H01L27/08 321B ,  H01L27/04 G ,  G06F1/00 330G

Fターム (35件)：

5B011EA08 ,  5B011GG03 ,  5B011KK02 ,  5B062AA03 ,  5B062AA05 ,  5B062GG04 ,  5B062HH04 ,  5B062HH06 ,  5F038BG09 ,  5F038DF01 ,  5F038DF04 ,  5F038DF05 ,  5F038DF08 ,  5F038DF17 ,  5F038EZ20 ,  5F048AA07 ,  5F048AB03 ,  5F048AB10 ,  5F048AC03 ,  5F048BA01 ,  5F048BB14 ,  5F048BE02 ,  5F048BE03 ,  5F048BE09 ,  5J056AA03 ,  5J056BB02 ,  5J056BB17 ,  5J056CC00 ,  5J056CC04 ,  5J056DD13 ,  5J056DD29 ,  5J056EE04 ,  5J056FF07 ,  5J056HH00 ,  5J056KK02

引用特許：

審査官引用 (4件)

• 特開平2-134862
  
• 特開平2-134862
  
• デジタル回路のリセット制御装置
  公報種別：公開公報   出願番号：特願平4-107762   出願人：カシオ計算機株式会社
• 電力低減機構を持つ半導体集積回路とそれを用いた電子装置
  公報種別：公開公報   出願番号：特願平5-022392   出願人：株式会社日立製作所