特許
J-GLOBAL ID：200903035602229746

外部バスへのアクセスを効率的に行うマイクロプロセッサ

発明者：
溝口 和明

溝口 和明 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 土井 健二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-077175
公開番号（公開出願番号）：特開2003-281084
出願日： 2002年03月19日
公開日（公表日）： 2003年10月03日
要約：
【要約】【課題】外部バスアクセスに要するサイクル数を減らして、システムバスの使用効率を上げ、マイクロプロセッサの処理能力を向上する。【解決手段】バスマスタとシステムバスとを有するマイクロプロセッサにおいて、外部メモリに接続された外部バスと前記システムバスとのインターフェース機能を有する外部バスインターフェースを有する。そして、当該外部バスインターフェースは、(1)バスマスタからの一括リード命令に応答して、一括リードアドレスにしたがって外部バスアクセスを繰り返して、前記外部メモリからデータを読み出しバッファ内に蓄積する一括リード制御部と、(2)前記一括リード動作後のバスマスタからの通常リード命令に応答して、当該通常リードアドレスが前記一括リードアドレスの時に、外部バスアクセスせずに前記バッファ内に蓄積されたデータをシステムバスに出力するアクセス切換部とを有する。
請求項（抜粋）：
バスマスタとそれに接続されるシステムバスとを有するマイクロプロセッサにおいて、外部メモリに外部バスを介して接続され、前記システムバスとのインターフェース機能を有する外部バスインターフェースを有し、当該外部バスインターフェースは、前記バスマスタからの一括リード命令に応答して、一括リードアドレスにしたがって外部バスアクセスを繰り返して、前記外部メモリからデータを読み出しバッファ内に蓄積する一括リード制御部と、前記一括リード動作後のバスマスタからの通常リード命令に応答して、当該通常リードアドレスが前記一括リードアドレスと一致する時に、外部バスアクセスせずに前記バッファ内に蓄積されたデータを前記システムバスに出力するアクセス切換部とを有することを特徴とするマイクロプロセッサ。
IPC (6件)：
G06F 13/38 310 ,  G06F 12/00 560 ,  G06F 12/02 560 ,  G06F 12/06 525 ,  G06F 13/28 310 ,  G06F 13/28
FI (6件)：
G06F 13/38 310 B ,  G06F 12/00 560 B ,  G06F 12/02 560 C ,  G06F 12/06 525 C ,  G06F 13/28 310 F ,  G06F 13/28 310 J
Fターム (11件)：
5B060CA17 ,  5B060CB01 ,  5B060MM02 ,  5B061BA03 ,  5B061DD09 ,  5B061DD11 ,  5B061RR02 ,  5B061RR03 ,  5B077DD02 ,  5B077MM01 ,  5B077MM02
引用特許：
審査官引用 (6件)
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