特許

J-GLOBAL ID：200903035615300245

半導体記憶装置及びその製造方法

発明者： 尾崎 徹 ,  國島 巌 ,  金谷 宏行 ,  森本 豊太
出願人/特許権者： 株式会社東芝
代理人 (1件)： 外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-284710
公開番号（公開出願番号）：特開2002-094022
出願日： 2000年09月20日
公開日（公表日）： 2002年03月29日
要約：

【要約】【課題】 メモリセルブロック終端部でのキャパシタ特性の劣化を防止する半導体記憶装置及びその製造方法を提供する。【解決手段】 TC並列ユニット直列接続型強誘電体メモリにおいて、ブロック選択トランジスタ6、又は、プレート線が配置されるメモリセルブロックの終端のキャパシタ内に、他の素子に接続されないダミー上部電極25を配置し、メモリセルに使用しているキャパシタ内の上部電極20が最外周にこない様にして、ブロック終端部における、強誘電体キャパシタ特性の劣化を防止する。また、TC並列ユニット直列接続型強誘電体メモリのブロックセレクター部の、通過ワード線36を挟む素子領域の接続をキャパシタの下部電極配線にて行い、その上を階層ワード線が通過できるようにすることで、高集積化を達成する。

請求項（抜粋）：

半導体基板と、この半導体基板上に形成され、ゲート及びこのゲートを挟んで対向して配置された第1拡散層及び第2拡散層を有する複数のトランジスタと、この複数のトランジスタの上層に形成され、前記第1拡散層に接続された下部電極と、この下部電極上に積層された強誘電体膜と、この強誘電体膜上に形成され、前記第2拡散層に接続された第1上部電極とを有するメモリセル単位が複数個直列に接続されたメモリセルブロックと、このメモリセルブロック端に形成されたブロック選択トランジスタと、このブロック選択トランジスタ近傍に形成され、前記メモリセル単位中の前記第1上部電極に接続されていない第2上部電極とを有することを特徴とする半導体記憶装置。

IPC (2件)：

H01L 27/105 ,  G11C 11/22

FI (3件)：

G11C 11/22 ,  H01L 27/10 444 B ,  H01L 27/10 444 Z

Fターム (16件)：

5F083AD21 ,  5F083FR02 ,  5F083GA09 ,  5F083KA01 ,  5F083KA05 ,  5F083KA19 ,  5F083LA03 ,  5F083LA10 ,  5F083LA12 ,  5F083LA16 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA18 ,  5F083NA01 ,  5F083ZA28

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-198123   出願人：株式会社東芝
• 半導体装置およびその製造方法
  公報種別：公開公報   出願番号：特願平10-365265   出願人：松下電子工業株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平8-138082   出願人：松下電子工業株式会社