特許
J-GLOBAL ID：200903035639192303

バウンダリスキャンセルおよびテスト回路の検証方法

発明者：
高 野 隆 幸

高 野 隆 幸 について

, 
新 田 進

新 田 進 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-320228
公開番号（公開出願番号）：特開平7-174821
出願日： 1993年12月20日
公開日（公表日）： 1995年07月14日
要約：
【要約】【目的】 素子数を可及的に低減させることを可能にする。【構成】 シフトモード信号に基づいて第1の入力データまたは第2の入力データのうちのいずれか一方を選択して出力する第1のマルチプレクサ1と、第1のシフトクロック信号に基づいて第1のマルチプレクサの出力をラッチするDタイプシングルラッチ2と、第2のクロック信号に基づいてDタイプシングルラッチの出力をダイナミックに保持するダイナミックゲート3と、アップデートクロック信号に基づいてDタイプシングルラッチの出力をラッチするアップデート用ラッチ4と、テストモード信号に基づいて第1の入力データまたはアップデート用ラッチの出力のうちのいずれか一方を選択して出力する第2のマルチプレクサ8と、を備えていることを特徴とする。
請求項（抜粋）：
シフトモード信号に基づいて第1の入力データまたは第2の入力データのうちのいずれか一方を選択して出力する第1のマルチプレクサと、第1のシフトクロック信号に基づいて前記第1のマルチプレクサの出力をラッチするDタイプシングルラッチと、第2のクロック信号に基づいて前記Dタイプシングルラッチの出力をダイナミックに保持するダイナミックゲートと、アップデートクロック信号に基づいて前記Dタイプシングルラッチの出力をラッチするアップデート用ラッチと、テストモード信号に基づいて前記第1の入力データまたは前記アップデート用ラッチの出力のうちのいずれか一方を選択して出力する第2のマルチプレクサと、を備えていることを特徴とするバウンダリスキャンセル。
IPC (2件)：
G01R 31/28 ,  H01L 21/66
FI (2件)：
G01R 31/28 V ,  G01R 31/28 G
引用特許：
審査官引用 (6件)
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