特許
J-GLOBAL ID：200903035658432404
シングルイベント耐性のラッチ回路
発明者：
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出願人/特許権者：
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代理人 (5件)：
熊倉 禎男
, 大塚 文昭
, 西島 孝喜
, 須田 洋之
, 近藤 直樹
公報種別：公開公報
出願番号（国際出願番号）：特願2009-026123
公開番号（公開出願番号）：特開2009-105967
出願日： 2009年02月06日
公開日（公表日）： 2009年05月14日
要約：
【課題】シングルイベント現象が発生しにくく、シングルイベントトランジェント(SET)現象が発生してもそれの回路への影響を排除することができるラッチ回路及びフリップフロップ回路を提供する。【解決手段】形成される強電界領域を狭くするために、ラッチ回路をデュアルポートインバータと、トランスミッションゲートを含まないデュアルポートクロックドインバータとから構成する。SET現象の影響をクロックに遅延時間を設けることにより排除するが、その遅延時間によってホールド時間が増加させられることを防止するために、一方の記憶ノードへは、その記憶ノード及び全体のラッチモードからスルーモードへの移行が遅延させられるような前縁エッジ遅延クロックが入力される。【選択図】図11
請求項（抜粋）：
1組の入力を受け取るための2入力と、2出力を有するデュアルポートインバータであって、当該1組の入力は当該デュアルポートインバータにそれぞれ第1のトランスミッションゲート(6S1)及び第2のトランスミッションゲート(6S2)を介して結合したようなデュアルポートインバータ(6IP1)と、
前記デュアルポートインバータ(6IP1)の2出力に2入力で結合した、2出力を有するデュアルポートクロックドインバータ(6IP2)と、
前記デュアルポートインバータ(6IP1)の2出力及び前記デュアルポートクロックドインバータ(6IP2)の2出力の少なくとも1つに接続した出力と、を有することを特徴とするシングルイベント耐性ラッチ回路。
IPC (2件)：
FI (2件)：
H03K3/356 D
, H03K3/037 Z
5J034AB06
, 5J034CB02
, 5J034DB02
, 5J034DB08
, 5J043AA06
, 5J043AA25
, 5J043HH02
, 5J043JJ02
, 5J043JJ10
, 5J043KK01
, 5J043KK02
, 5J043KK10
審査官引用 (6件)
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ラッチ回路
公報種別：公開公報
出願番号：特願平4-159074
出願人：日本電気株式会社
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特開昭60-224319
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特許第6327176号
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