特許
J-GLOBAL ID：200903035720609227

半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法

発明者：
上田 俊晃

上田 俊晃 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 三好 秀和 ,  岩▲崎▼ 幸邦 ,  川又 澄雄 ,  中村 友之 ,  伊藤 正和 ,  高橋 俊一 ,  高松 俊雄
公報種別：公開公報
出願番号（国際出願番号）：特願2005-188379
公開番号（公開出願番号）：特開2007-012687
出願日： 2005年06月28日
公開日（公表日）： 2007年01月18日
要約：
【課題】 回路不良要因であるリソグラフィー処理困難な設計パターンの発生を抑制でき、製造変動によるばらつきを抑制して歩留まりの向上を図ることが可能な半導体集積回路の設計支援システム、半導体集積回路の設計方法、半導体集積回路の設計支援プログラム、半導体集積回路の製造方法を提供する。【解決手段】 コンピュータネットワーク9を介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶するデータ記憶装置3と、チップ内に複数の領域を定義し、チップのレイアウトを決定するレイアウト手段10と、不良パターンの情報及びレイアウトの決定結果を読み出して、領域毎に不良パターンの発生頻度を計算し、発生頻度によりレイアウトの製造容易性を解析する製造容易性解析手段20と、発生頻度が規定値以上の領域を選択的に抽出し、領域内のセル、配線及びビアの配置を修正するレイアウト修正手段15とを備える。【選択図】 図1
請求項（抜粋）：
コンピュータネットワークを介して収集されたリソグラフィー処理困難な不良パターンの情報を記憶するデータ記憶装置と、 チップ内に複数の領域を定義し、前記領域毎にセル、配線及びビアを自動配置配線して、前記チップのレイアウトを決定するレイアウト手段と、 前記不良パターンの情報を読み出し、前記レイアウトの決定結果と照合して、前記領域毎に前記不良パターンの発生頻度を計算し、前記発生頻度により前記レイアウトの製造容易性を解析する製造容易性解析手段と、 前記発生頻度が規定値以上の前記領域を選択的に抽出し、前記領域内の前記セル、配線及びビアの配置を修正するレイアウト修正手段 とを備えることを特徴とする半導体集積回路の設計支援システム。
IPC (4件)：
H01L 21/82 ,  G03F 1/08 ,  G06F 17/50 ,  H01L 21/027
FI (11件)：
H01L21/82 D ,  G03F1/08 D ,  G06F17/50 658A ,  G06F17/50 658E ,  G06F17/50 658J ,  G06F17/50 658M ,  G06F17/50 666C ,  G06F17/50 666S ,  H01L21/82 T ,  H01L21/82 W ,  H01L21/30 502G
Fターム (18件)：
2H095BA02 ,  2H095BB01 ,  5B046AA08 ,  5B046BA04 ,  5B046CA06 ,  5B046JA02 ,  5F046AA25 ,  5F046BA04 ,  5F046CB17 ,  5F064DD03 ,  5F064DD04 ,  5F064DD08 ,  5F064EE03 ,  5F064EE14 ,  5F064EE15 ,  5F064EE19 ,  5F064HH06 ,  5F064HH10
引用特許：
出願人引用 (3件)

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