特許

J-GLOBAL ID：200903036018575264

半導体記憶装置

発明者： 河野 隆司 ,  濱本 武史
出願人/特許権者： 株式会社ルネサステクノロジ
代理人 (6件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2003-335763
公開番号（公開出願番号）：特開2005-101466
出願日： 2003年09月26日
公開日（公表日）： 2005年04月14日
要約：

【課題】 低電源電圧下においても、バーンインテストを確実にセンス動作特性を損なうことなく行なうことのできるDRAMセルベースの半導体記憶装置を実現する。【解決手段】 メモリセルアレイ(1)内の絶縁ゲート型電界効果トランジスタには、周辺回路(3,4,5)の絶縁ゲート型電界効果トランジスタのゲート絶縁膜(Tox2)よりも膜厚の厚いゲート絶縁膜(Tox1)のトランジスタを利用する。【選択図】 図1

請求項（抜粋）：

行列状に配列され、各々が、情報を記憶するためのキャパシタを有する複数のメモリセルを含むメモリアレイ、 前記メモリアレイのメモリセル列に対応して配置され、かつ第1のゲート絶縁膜厚を有する第1の絶縁ゲート型電界効果トランジスタを含み、前記メモリアレイの選択メモリセルの記憶データを増幅してラッチする複数のセンスアンプ回路、および 前記第1のゲート絶縁膜膜厚よりも薄い第2のゲート絶縁膜厚を有する第2の絶縁ゲート型電界効果トランジスタを含み、前記メモリアレイの外部に配置され、少なくとも前記メモリアレイのメモリセルの選択に関連する動作を行なう周辺回路を備える、半導体記憶装置。

IPC (4件)：

H01L21/8242 ,  G11C11/401 ,  G11C11/409 ,  H01L27/108

FI (5件)：

H01L27/10 681Z ,  G11C11/34 362H ,  G11C11/34 353C ,  G11C11/34 353E ,  H01L27/10 681F

Fターム (30件)：

5F083AD00 ,  5F083GA09 ,  5F083LA03 ,  5F083LA04 ,  5F083LA05 ,  5F083LA10 ,  5F083LA16 ,  5F083ZA07 ,  5F083ZA12 ,  5F083ZA20 ,  5M024AA02 ,  5M024BB14 ,  5M024BB35 ,  5M024CC38 ,  5M024CC39 ,  5M024CC40 ,  5M024CC54 ,  5M024CC63 ,  5M024CC65 ,  5M024CC74 ,  5M024CC77 ,  5M024CC79 ,  5M024CC84 ,  5M024CC86 ,  5M024LL01 ,  5M024MM03 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP07

引用特許：

出願人引用 (1件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平11-243189   出願人：三菱電機株式会社

審査官引用 (4件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平11-194323   出願人：株式会社日立製作所
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平11-243189   出願人：三菱電機株式会社
• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平10-114317   出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願平11-042666   出願人：株式会社日立製作所