特許
J-GLOBAL ID：200903036211303948
低消費電力回路設計方法
発明者：
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出願人/特許権者：
代理人 (1件)：
三好 秀和 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-223994
公開番号（公開出願番号）：特開平10-063703
出願日： 1996年08月26日
公開日（公表日）： 1998年03月06日
要約：
【要約】【課題】 LSIの消費電力を削減することである。【解決手段】 論理回路のタイミング解析を行い(S101)、このタイミング解析の結果により、タイミング余裕のあるパス上のセルについて、低電源電圧セルに変換した場合の遅延を求めて(S108)、この変換によっても前記タイミング制約を満たす場合には低電源電圧セルに変換し(S110)、タイミング解析の結果により、タイミング余裕のないパス上のセルについて、等価な機能でよりドライブ能力の高いセルに変換し(S115)、この変換によって前記タイミング制約を満たす場合には低電源電圧セルに変換する(S110)。
請求項（抜粋）：
少なくとも2つ以上の異なる動作電圧のセルを混在するようなLSIの論理回路の設計方法において、タイミング解析を行うステップと、任意のセルをドライブ能力の異なるセルに変換するステップと、任意のセルを異なる電源電圧のセルに変換するステップと、を有することによりLSIの消費電力を削減することを特徴とする低消費電力回路設計方法。
FI (2件)：
G06F 15/60 656 Z
, G06F 15/60 656 D
