特許

J-GLOBAL ID：200903036425240056

半導体装置及びその製造方法

発明者： 山河 秀樹
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-390971
公開番号（公開出願番号）：特開2002-190592
出願日： 2000年12月22日
公開日（公表日）： 2002年07月05日
要約：

【要約】 (修正有)【課題】 膜厚ばらつきの発生を抑制し、埋め込み加工工程を減少する。【解決手段】 埋め込み構造のメタルゲート電極17を有する半導体装置であって、このゲート電極17の形成と同時にコンタクト18及び素子分離領域2上のダミーコンタクト19を形成する。

請求項（抜粋）：

半導体基板の素子領域を分離する素子分離領域と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜内の前記素子領域上にゲート絶縁膜を介して選択的に形成されたゲート電極と、前記ゲート電極下の前記素子領域を挟むように前記素子領域内に形成されたソース/ドレイン拡散層と、前記絶縁膜内の前記ソース/ドレイン拡散層上に形成されたコンタクトと、前記絶縁膜内の前記素子分離領域上に形成されたダミーコンタクトとを具備することを特徴とする半導体装置。

IPC (7件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/8244 ,  H01L 27/11 ,  H01L 29/43

FI (6件)：

H01L 29/78 301 P ,  H01L 27/08 321 D ,  H01L 27/08 321 F ,  H01L 27/10 381 ,  H01L 29/62 G ,  H01L 29/78 301 G

Fターム (53件)：

4M104BB30 ,  4M104CC01 ,  4M104CC05 ,  4M104DD03 ,  4M104DD16 ,  4M104FF18 ,  4M104FF22 ,  4M104FF40 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104GG16 ,  4M104HH12 ,  5F040DA00 ,  5F040DC01 ,  5F040EA08 ,  5F040EC01 ,  5F040EC04 ,  5F040EC12 ,  5F040EF02 ,  5F040FA02 ,  5F040FA07 ,  5F040FB02 ,  5F040FB05 ,  5F040FC00 ,  5F040FC10 ,  5F048AA09 ,  5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB01 ,  5F048BB04 ,  5F048BB09 ,  5F048BB12 ,  5F048BC06 ,  5F048BD04 ,  5F048BF07 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5F048DA27 ,  5F083BS03 ,  5F083BS15 ,  5F083BS27 ,  5F083BS48 ,  5F083GA27 ,  5F083JA39 ,  5F083JA40 ,  5F083MA15 ,  5F083NA01 ,  5F083NA08 ,  5F083PR29 ,  5F083PR40

引用特許：

審査官引用 (3件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平4-255725   出願人：新日本製鐵株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-027207   出願人：株式会社東芝
• 多層配線形成方法および構造
  公報種別：公開公報   出願番号：特願平7-047777   出願人：ソニー株式会社