特許
J-GLOBAL ID：200903036651362717
アクティブマトリクス基板の製法
発明者：
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出願人/特許権者：
代理人 (1件)：
朝日奈 宗太 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-094329
公開番号（公開出願番号）：特開平9-283763
出願日： 1996年04月16日
公開日（公表日）： 1997年10月31日
要約：
【要約】【課題】 アクティブマトリクス基板において、工程数を増やすことなくコンタクト層とソース電極およびドレイン電極との間に電気リークを低減してTFT特性を向上し、かつ製造効率を向上する。【解決手段】 本発明のアクティブマトリクス基板の製法は絶縁基板1上にゲート電極2、半導体層4、ドレイン電極8、ソース電極7、チャネル保護絶縁膜5、第1のコンタクト層6a、第2のコンタクト層6bおよび画素電極が備えられてなる、薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス基板の製法であって、前記第1および第2のコンタクト層をパターン形成する際に前記チャネル保護絶縁膜の下層の前記半導体層にサイドエッチが入るようにエッチング加工する工程を含んでなる。
請求項（抜粋）：
絶縁基板上にゲート電極、半導体層、ドレイン電極、ソース電極および画素電極が設けられており、(a)前記ゲート電極を覆ってゲート絶縁膜が設けられており、該ゲート絶縁膜を介して、前記ゲート電極の上層であって、かつ、前記ゲート電極と同じ領域に前記半導体層が設けられており、さらに、前記半導体層の表面積より小さい表面積を有するチャネル保護絶縁膜が前記半導体層上の中央部に設けられて前記チャネル保護絶縁膜の両側に前記半導体層が露出するようにされており、(b)前記画素電極は前記ゲート絶縁膜上にあって、かつ、前記ゲート電極の領域とは異なる領域に設けられており、(c)前記半導体層の、前記チャネル保護絶縁膜に覆われていない領域のうち、前記画素電極に近い方の領域は第1のコンタクト層とされ、前記画素電極から遠い方の領域は第2のコンタクト層とされており、(d)前記ドレイン電極は2層からなり、下層ドレイン電極は前記チャネル保護絶縁膜の前記画素電極に近い部分と、前記第1のコンタクト層と、前記ゲート絶縁膜の前記第1のコンタクト層に近い部分とを覆って設けられ、上層ドレイン電極は前記下層ドレイン電極の全面を覆って設けられており、かつ(e)前記ソース電極は2層からなり、下層ソース電極は前記チャネル保護絶縁膜の前記画素電極から遠い部分の一部と前記第2のコンタクト層と前記ゲート絶縁膜の前記第2のコンタクト層に近い部分とを覆って設けられ、上層ソース電極は前記下層ソース電極の全面を覆って設けられてなる薄膜トランジスタをスイッチング素子に用いたアクティブマトリクス基板の製法であって、前記第1および第2のコンタクト層をパターン形成する際に前記チャネル保護絶縁膜の下層の前記半導体層にサイドエッチングが入るようにエッチング加工することを特徴とするアクティブマトリクス基板の製法。
IPC (4件)：
H01L 29/786
, G02F 1/136 500
, H01L 21/3065
, H01L 21/336
H01L 29/78 619 A
, G02F 1/136 500
, H01L 21/302 J
, H01L 29/78 616 L
, H01L 29/78 616 S
