特許

J-GLOBAL ID：200903036733332182

半導体記憶装置及びその製造方法

発明者： 金丸 俊隆
出願人/特許権者： 株式会社デンソー
代理人 (1件)： 伊藤 洋二 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-355936
公開番号（公開出願番号）：特開2002-158301
出願日： 2000年11月22日
公開日（公表日）： 2002年05月31日
要約：

【要約】【課題】 フローティングゲート周囲の寄生容量を低減すると共に、書き込み特性、電荷保持特性を向上させる。【解決手段】 フローティングゲート10の上に、層間絶縁膜11を介して電極13を形成する。このような構成により、電極13を介してフローティングゲート10に電界を印加し、フローティングゲート10の上下から書き込みが行える。これにより、コントロールゲート4のみの場合よりも効率的に書き込み量を増加、減少させるようにすることができる。さらに、フローティングゲート周囲の電位を安定させることができ、しきい値電圧Vtを安定させることができると共に、コントロールゲート4の上のゲート絶縁膜8に直接電界を印加しなくても書き込み動作を行うことができるため、ゲート絶縁膜8の劣化を抑制することも可能である。

請求項（抜粋）：

半導体基板(1)の表層部に形成された拡散層からなるコントロールゲート(4)と、前記コントロールゲートの上に形成された第1のゲート絶縁膜(8)と、前記半導体基板の表層部に形成されたソース(5)・ドレイン(6)を有するトランジスタ部と、前記ソース・ドレイン間の上に形成された第2のゲート絶縁膜(9)と、前記第1、第2のゲート絶縁膜を介して、前記コントロールゲートと前記トランジスタ部との上に形成された導体層からなるフローティングゲート(10)と、前記フローティングゲートの上に形成された層間絶縁膜(11)と、前記層間絶縁膜の上に形成され、少なくとも前記フローティングゲートの一部を覆うように形成された導電膜(13)と、を備えていることを特徴とする半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (28件)：

5F001AA02 ,  5F001AA05 ,  5F001AA24 ,  5F001AA30 ,  5F001AA43 ,  5F001AB06 ,  5F001AD60 ,  5F001AD61 ,  5F001AD96 ,  5F001AF07 ,  5F083EP22 ,  5F083EP43 ,  5F083GA21 ,  5F083JA04 ,  5F083JA36 ,  5F083MA06 ,  5F083MA16 ,  5F083NA01 ,  5F101BA02 ,  5F101BA06 ,  5F101BA12 ,  5F101BA22 ,  5F101BA29 ,  5F101BB06 ,  5F101BD35 ,  5F101BD36 ,  5F101BD47 ,  5F101BF03

引用特許：

審査官引用 (4件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願2000-102937   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
• 読出専用半導体記憶装置
  公報種別：公開公報   出願番号：特願平8-187538   出願人：日本電気株式会社
• 特開平1-307273
  
• 特開平4-127477