半導体装置の製造方法及び半導体装置

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出願人/特許権者：
代理人 (1件)：吉田茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-369091
公開番号（公開出願番号）：特開2000-196071
出願日： 1998年12月25日
公開日（公表日）： 2000年07月14日
要約：

【要約】【課題】ゲート長を広げることなく、ゲート電極上に形成された導電層の幅を広げることにより、ゲート抵抗を低減し得る半導体装置の製造方法を得る。【解決手段】シリコン基板1の上面内にエクステンション5を形成した後、シリコン酸化膜6及びシリコン窒化膜7を全面に堆積する。次に、シリコン窒化膜7及びシリコン酸化膜6をこの順に異方性エッチングする。次に、シリコン酸化膜10を全面に堆積した後、シリコン酸化膜10を異方性エッチングする。次に、ゲート電極4及びサイドウォール12をマスクとしてイオン注入を行い、不純物領域13を形成する。次に、シリコン酸化膜に対して選択性を有する条件下でシリコンの成長を行うことにより、シリコン成長層15を形成する。次に、コバルト17を全面に堆積した後、熱処理を行うことにより、コバルトシリサイド18,19を形成する。その後、未反応のコバルト17を除去する。

請求項（抜粋）：

(a)基板の主面上に、ゲート絶縁膜及びゲート電極がこの順に積層された積層構造を選択的に形成する工程と、(b)前記積層構造の側壁部に、少なくとも第1及び第2の材質から成るサイドウォールであって、該サイドウォールの上面のうち前記第1の材質が露出する部分と前記積層構造の上面との間に、前記第2の材質が露出する露出領域を有するサイドウォールを形成する工程と、(c)前記露出領域から前記積層構造の上面に延在する導電層を形成する工程とを備える、半導体装置の製造方法。

IPC (8件)：

H01L 29/78 , H01L 21/336 , H01L 27/04 , H01L 21/822 , H01L 21/8238 , H01L 27/092 , H01L 27/10 461 , H01L 29/43

FI (5件)：

H01L 29/78 301 P , H01L 27/10 461 , H01L 27/04 U , H01L 27/08 321 D , H01L 29/46 D

Fターム (54件)：

4M104AA01 , 4M104BB20 , 4M104BB21 , 4M104BB25 , 4M104BB28 , 4M104CC01 , 4M104CC05 , 4M104DD04 , 4M104DD46 , 4M104DD78 , 4M104GG16 , 4M104HH14 , 5F038DF05 , 5F038DF11 , 5F038EZ01 , 5F038EZ20 , 5F040DA00 , 5F040DA01 , 5F040DA13 , 5F040DC01 , 5F040EA08 , 5F040EA09 , 5F040EC07 , 5F040EC13 , 5F040EF02 , 5F040EH02 , 5F040EK01 , 5F040EM01 , 5F040FA05 , 5F040FA07 , 5F040FA10 , 5F040FB02 , 5F040FC06 , 5F040FC07 , 5F040FC11 , 5F040FC19 , 5F040FC21 , 5F048AA01 , 5F048AB01 , 5F048AB03 , 5F048BB05 , 5F048BC06 , 5F048BC18 , 5F048BC19 , 5F048BF03 , 5F048BF06 , 5F048BG01 , 5F083AD00 , 5F083PR09 , 5F083PR25 , 5F083PR53 , 5F083PR54 , 5F083PR55 , 5F083ZA12

引用特許：

審査官引用 (4件)

半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平7-333177 出願人：日本電気株式会社
半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平9-029178 出願人：日本電気株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平4-012657 出願人：日本電気株式会社

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