特許
J-GLOBAL ID：200903037175562938
半導体メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-119627
公開番号（公開出願番号）：特開平11-016390
出願日： 1998年04月28日
公開日（公表日）： 1999年01月22日
要約：
【要約】【課題】 不良ビット救済(テスト、救済解作成、置き換え)を高速に行う。【解決手段】 メモリセルアレイ(救済単位)について機能テストを行い、不良ビットが発見されるごとに、この機能テストと並列して救済解の作成を実行する。救済解の作成に際しては、いわゆる“木”構造のテンプレ-トを採用する。“木”構造は、所定のル-ルに従って作成され、不良ビットが発見される度に変化する。救済解の数は、最大で、NRS+NCS C NRS個となる。但し、NRSは、スペアロウの本数であり、NCSは、スペアカラムの本数である。
請求項（抜粋）：
通常のメモリセルアレイと、前記通常のメモリセルアレイに予備的に設けられるリダンダンシイメモリセルアレイと、少なくとも1つの救済解に基づいて、前記通常のメモリセルアレイのロウ又はカラムを前記リダンダンシイメモリセルアレイのロウ又はカラムに置き換えるリダンダンシイ手段とを有する半導体メモリにおいて、前記通常のメモリセルアレイを構成する複数のメモリセルを順次テストするテスト手段が不良メモリセルを発見する度に、前記テスト手段による前記複数のメモリセルのテストに並列して、前記不良メモリセルを救済するための前記少なくとも1つの救済解を作成する救済解作成手段を具備することを特徴とする半導体メモリ。
IPC (3件)：
G11C 29/00 655
, G11C 11/401
, H01L 21/82
G11C 29/00 655 S
, G11C 11/34 371 D
, H01L 21/82 R
