特許
J-GLOBAL ID：200903037396560883

半導体記憶装置

発明者：
矢部 友章

矢部 友章 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-040684
公開番号（公開出願番号）：特開平10-241361
出願日： 1997年02月25日
公開日（公表日）： 1998年09月11日
要約：
【要約】【課題】チップサイズを縮小できるとともにスタンバイ時の消費電力を削減でき、製造コストも低減できる半導体記憶装置を提供することを目的としている。【解決手段】ワード線ドライバ回路13におけるワード線WLの放電パスとして、電流を電源電位Vssに逃がす第1の放電パス28と、電流を負電位Vbbに逃がす第2の放電パス27とを並列に設け、ワード線の非選択時に、まず第1の放電パスを活性化して放電電荷の多くの部分を電源電位Vssに逃がし、その後第2の放電パスを活性化してワード線を負電位Vbbに引き下げることを特徴とする。Vbb発生回路16に流れ込む放電電流を低減できるので、電流駆動能力の小さなVbb発生回路でワード線を放電することができる。これによって、半導体記憶装置のチップサイズを縮小できるとともにスタンバイ時の消費電力を削減でき、製造コストも低減できる。
請求項（抜粋）：
メモリセルが行列状に配置されたメモリセルアレイと、上記メモリセルアレイの任意の行を選択するためのワード線と、上記ワード線の活性化と非活性化とを制御するためのワード線ドライバ回路とを備え、上記ワード線ドライバ回路は、上記ワード線の非活性化時に上記ワード線の電荷を第1の基準電位に放電する第1の放電回路と、上記ワード線の非活性化時に上記ワード線の電荷を上記第1の基準電位よりも低い第2の基準電位に放電する第2の放電回路とを具備し、上記第2の放電回路は、上記第1の放電回路が活性化された後に活性化されることを特徴とする半導体記憶装置。
IPC (2件)：
G11C 11/407 ,  G11C 11/413
FI (2件)：
G11C 11/34 354 D ,  G11C 11/34 301 A
引用特許：
審査官引用 (5件)
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