特許
J-GLOBAL ID：200903072080991238

半導体記憶装置

発明者：
古谷 清広

古谷 清広 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-204021
公開番号（公開出願番号）：特開平8-063964
出願日： 1994年08月29日
公開日（公表日）： 1996年03月08日
要約：
【要約】【目的】 DRAMのメモリセルの非選択時において、ワード線を負電位となすことにより、データ保持時間が長い半導体記憶装置の提供。【構成】 電源電位VCCとN2 節点10との間に両P型MOS FET 1, 2を並列に介装し、N2 節点10と接地との間に両N型MOS FET 6, 7を直列に介装し、高電位VPPとN11a 節点11a との間に両P型MOS FET 3a,4a を並列に介装し、高電位VPPと負電位VW との間にP型MOS FET 5a及びN型MOS FET 9aを直列に介装し、両トランジスタのゲートを相互に接続し、その接続点と節点11a とを接続し、両節点10,10a間にN型MOS FET 8aを介装し、両MOS FET 5a,9a の接続点をMOS FET4aのゲート及びワード線12a に接続し、MOS FET 9aのしきい値をMOS FET 6, 7, 8aのしきい値より大きくすべく構成する。
請求項（抜粋）：
アドレス値をデコードすべくPチャネルトランジスタ及びNチャネルトランジスタを備えたワード線デコーダと、該ワード線デコーダのデコード結果に基づきワード線を駆動すべく高低2種の電位の間にPチャネルトランジスタ及びNチャネルトランジスタを直列に接続した駆動回路とを備え、2値の情報を記憶する半導体記憶装置において、前記駆動回路の前記Nチャネルトランジスタに負電位を与えるべくなし、前記Nチャネルトランジスタのしきい値を前記ワード線デコーダのNチャネルトランジスタのしきい値より大きくなすことにより、前記ワード線の非選択時に前記駆動回路が前記負電位を出力すべく構成してあることを特徴とする半導体記憶装置。
IPC (3件)：
G11C 11/407 ,  H01L 27/108 ,  H01L 21/8242
FI (2件)：
G11C 11/34 354 D ,  H01L 27/10 681 A
引用特許：
審査官引用 (6件)
  • 特開平4-278285
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平4-071136   出願人：三菱電機株式会社
  • 特開平4-278285
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