特許

J-GLOBAL ID：200903037508697011

ラッチ回路、データ出力回路及びこれを有する半導体装置

発明者： 西村 幸一 ,  山口 秀策
出願人/特許権者： 富士通株式会社
代理人 (1件)： 伊東 忠彦
公報種別：公開公報
出願番号（国際出願番号）：特願平9-340082
公開番号（公開出願番号）：特開平11-176158
出願日： 1997年12月10日
公開日（公表日）： 1999年07月02日
要約：

【要約】【課題】 回路遅延を小さくして高速動作が行えるラッチ回路、データ出力回路及びデータ出力回路を有する半導体装置を提供することを目的とする。【解決手段】 Nビットのパラレルデータが入力する入力端子に並列に接続された複数のNビット構成のデータラッチ回路と、該データラッチ回路を順番にデータ入力状態とし、前記パラレルデータを所定の順番で前記複数のデータラッチ回路に入力させるデータ入力制御回路と、前記データラッチ回路にラッチされたデータを、ラッチされた順番でかつMビット(N≧M)の出力端子に異なるタイミングで出力させるデータ出力制御回路とを有する。

請求項（抜粋）：

Nビットのパラレルデータが入力する入力端子に並列に接続された複数のNビット構成のデータラッチ回路と、該データラッチ回路を順番にデータ入力状態とし、前記パラレルデータを所定の順番で前記複数のデータラッチ回路に入力させるデータ入力制御回路と、前記データラッチ回路にラッチされたデータを、ラッチされた順番でかつMビット(N≧M)の出力端子に異なるタイミングで出力させるデータ出力制御回路とを有することを特徴とするラッチ回路。

IPC (4件)：

G11C 11/407 ,  G06F 5/06 333 ,  G06F 13/38 310 ,  G11C 11/409

FI (4件)：

G11C 11/34 362 S ,  G06F 5/06 333 ,  G06F 13/38 310 E ,  G11C 11/34 354 Q

引用特許：

審査官引用 (3件)

• 半導体メモリ装置とその読出及び書込方法
  公報種別：公開公報   出願番号：特願平8-240762   出願人：三星電子株式会社
• 半導体メモリ
  公報種別：公開公報   出願番号：特願平7-266363   出願人：日本電気株式会社
• 同期型半導体記憶装置およびそのデータ読出方法
  公報種別：公開公報   出願番号：特願平7-021426   出願人：三菱電機株式会社