特許
J-GLOBAL ID：200903037567438135
半導体記憶装置およびその制御方法
発明者：
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出願人/特許権者：
代理人 (1件)：
佐藤 一雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-040223
公開番号（公開出願番号）：特開平11-238814
出願日： 1998年02月23日
公開日（公表日）： 1999年08月31日
要約：
【要約】【課題】 低電圧書き込みと、セルサイズの小型化を可能とする。【解決手段】 本発明の半導体記憶装置は、半導体基板上に隣接して形成されたメモリセルトランジスタ2と選択トランジスタ3とを備え、メモリセルトランジスタ2は、酸化シリコン膜4、窒化シリコン膜5および酸化シリコン膜6からなる積層膜7と、その上面に形成された制御ゲート8とを有する。選択トランジスタ3は、選択ゲート9を有する。データ書き込み時には、選択ゲート9にソース電圧よりもわずかに高い電圧を印加し、制御ゲートには5V程度の電圧を印加する。これにより、ドレイン領域側に空乏層が広がり、電子は、ソース側の空乏層の端に沿って窒化シリコン膜5に注入される。したがって、電子の注入効率が向上し、また、浮遊ゲートを持たないためセルサイズを小型化でき、また、データ書き込み時の制御電圧を10V以下にでき、素子構造を簡略化できる。
請求項（抜粋）：
半導体基板上に隣接して形成された制御ゲートおよび選択ゲートと、前記制御ゲートと半導体基板表面との間に形成された電荷蓄積層と、前記制御ゲートおよび選択ゲートの両側の半導体基板内に形成されたソース領域およびドレイン領域と、を備え、データを書き込む際には、前記選択ゲートにしきい値電圧よりもわずかに高い電圧を印加して、前記ソース領域に近い側から前記電荷蓄積層に電子を注入する半導体記憶装置であって、半導体基板と前記制御ゲートとの間には、半導体基板上面に形成された絶縁膜と、この絶縁膜の上面に形成された窒化シリコン膜と、を含む積層膜が形成され、この積層膜中の前記窒化シリコン膜と、前記絶縁膜および前記窒化シリコン膜の界面近傍との少なくとも一方を前記電荷蓄積層として利用することを特徴とする半導体記憶装置。
IPC (4件)：
H01L 21/8247
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L 29/78 371
, H01L 27/10 434
