特許

J-GLOBAL ID：200903037717454460

半導体装置

発明者： 大西 泰彦 ,  西村 武義 ,  新村 康 ,  阿部 和
出願人/特許権者： 富士電機デバイステクノロジー株式会社
代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2003-369566
公開番号（公開出願番号）：特開2005-136099
出願日： 2003年10月29日
公開日（公表日）： 2005年05月26日
要約：

【課題】並列pn構造部を有する半導体装置において、高耐圧を確保するとともに、耐圧構造部となる素子周縁部の長さを短くすること。【解決手段】素子活性部に、n型ドリフト領域1とp型仕切り領域2とが交互に繰り返し接合された並列pn構造部20を有する半導体装置において、耐圧構造部となる素子周縁部に、並列pn構造部20を囲む絶縁領域14を設ける。この絶縁領域14は、半導体よりも臨界電界の高い絶縁体でできており、MOSFET等の素子表面構造部が形成される側の表面から素子裏面側のn+ドレイン層11まで達する。また、並列pn構造部20の、絶縁領域14に隣接するp型仕切り領域2aの幅W2を、絶縁領域14に隣接しないp型仕切り領域2の幅W1よりも狭くして、並列pn構造部20よりなるドリフト部の端部におけるチャージバランス状態を確保する。【選択図】 図1

請求項（抜粋）：

第1の主面と第2の主面との間に低抵抗層を有し、該低抵抗層と前記第1の主面との間に、第1導電型領域と第2導電型領域とが交互に繰り返し接合された並列pn構造部を有する半導体装置において、 前記並列pn構造部は、前記第1の主面から前記低抵抗層に達する絶縁領域によって囲まれていることを特徴とする半導体装置。

IPC (1件)：

H01L29/78

FI (3件)：

H01L29/78 652P ,  H01L29/78 652H ,  H01L29/78 652S

引用特許：

出願人引用 (2件)

• 半導体装置
  公報種別：公開公報   出願番号：特願2001-074188   出願人：富士電機株式会社
• 半導体装置
  公報種別：公開公報   出願番号：特願2000-383440   出願人：株式会社豊田中央研究所, 株式会社デンソー

審査官引用 (3件)

• 縦型半導体装置
  公報種別：公開公報   出願番号：特願2000-050748   出願人：株式会社豊田中央研究所
• 高耐圧半導体素子
  公報種別：公開公報   出願番号：特願平11-077198   出願人：株式会社東芝
• 超接合半導体素子およびその製造方法
  公報種別：公開公報   出願番号：特願平11-308523   出願人：富士電機株式会社