特許
J-GLOBAL ID：200903037842428544

半導体記憶装置及びその製造方法

発明者：
唐澤 純一

唐澤 純一 について

, 
渡辺 邦雄

渡辺 邦雄 について

, 
熊谷 敬

熊谷 敬 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 井上 一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-355346
公開番号（公開出願番号）：特開2000-164820
出願日： 1998年11月30日
公開日（公表日）： 2000年06月16日
要約：
【要約】【課題】 近接効果やローディング効果の影響を受けにくい構造をしたSRAMを提供すること。【解決手段】 SRAMは、nウェル42を境界領域13と接触し、かつメモリセル領域12と接触しないように形成すること、及び境界領域13にダミートランジスタ23、33を形成することを特徴とする。これにより、近接効果やローディング効果で、たとえセミリセスLOCOS酸化膜21、64、46下において、pウェル19、nウェル42、pウェル44の端部の形成位置にずれが生じても、ラッチアップの耐量が低下するのを防止できる。
請求項（抜粋）：
半導体基板の主表面に、周辺回路が形成される周辺回路領域及びメモリセルが形成されるメモリセル領域を有する半導体記憶装置であって、前記周辺回路領域に形成された第1のウェルと、前記メモリセル領域に形成され、前記第1のウェルより深さが小さい第1の導電型の第2のウェルと、前記メモリセル領域に形成され、前記第2のウェルと接触し、かつ前記第2のウェルと同じ深さの第2の導電型の第3のウェルと、前記メモリセル領域に形成された素子分離構造と、を備え、前記第2及び第3のウェルは、前記素子分離構造より下の位置まで形成されており、さらに、前記周辺回路領域と前記メモリセル領域との境界部に位置する境界領域と、前記メモリセルと同様の密度で前記境界領域に形成され、前記メモリセルの電界効果トランジスタと同じ層にあり、かつ素子として機能しない、ダミー素子と、を備え、前記第1のウェルは、前記境界領域と接触し、かつ前記メモリセル領域と接触していない、半導体記憶装置。
IPC (4件)：
H01L 27/10 481 ,  H01L 27/08 331 ,  H01L 21/8244 ,  H01L 27/11
FI (3件)：
H01L 27/10 481 ,  H01L 27/08 331 D ,  H01L 27/10 381
Fターム (15件)：
5F048AA03 ,  5F048AB01 ,  5F048AC03 ,  5F048BE03 ,  5F048BE05 ,  5F048BF12 ,  5F048CC13 ,  5F048CC19 ,  5F083BS00 ,  5F083GA23 ,  5F083LA10 ,  5F083MA06 ,  5F083MA19 ,  5F083ZA01 ,  5F083ZA28
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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