特許
J-GLOBAL ID：200903038303765983

不揮発性半導体メモリ装置の消去方法

発明者：
平野 恭章

平野 恭章 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 青山 葆 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-203865
公開番号（公開出願番号）：特開2002-025279
出願日： 2000年07月05日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 閾値電圧分布がタイトで且つ2V以下の正常な消去を行なう。【解決手段】 第1の段階では「消去パルス印加」と「ベリファイ」を行って、ブロック内の全メモリセルの閾値電圧を3V以下にする。こうして、閾値電圧が負のメモリセルが生じないようにし、正確なベリファイを行ってブロック内の全メモリセルを確実に消去状態にする。第2の段階では、「消去パルス印加」を行って、最もイレーススローなメモリセルの閾値電圧を1.5V以下にする。この場合、ベリファイは行わない代りに、印加回数を第1の段階のN倍にする。第3の段階では、「プログラムパルス印加」と「ベリファイ」とを行い、チャネル書き込みを行う。こうして、ブロック内の全メモリセルの閾値電圧を確実に0.5V以上にし、全メモリセルの閾値電圧の分布をタイトに且つ2V以下にする。
請求項（抜粋）：
制御ゲート,浮遊ゲート,ドレインおよびソースを有して電気的に情報の書き込みおよび消去が可能な浮遊ゲート電界効果トランジスタが基板あるいはウェル上にマトリクス状に配置され、行方向に配列された各浮遊ゲート電界効果トランジスタの制御ゲートに接続された複数の行線と、列方向に配列された各浮遊ゲート電界効果トランジスタのドレインに接続された複数の列線を有すると共に、ブロックを構成する各浮遊ゲート電界効果トランジスタのソースが共通に接続された不揮発性半導体メモリ装置の消去方法であって、上記消去は、上記ブロック単位で、ファウラー-ノルドハイムトンネル現象を用いて行なわれると共に、上記ブロック内の全浮遊ゲート電界効果トランジスタの閾値電圧を、零よりも高く且つ消去状態である第1所定電圧以下の電圧まで低下させる第1の段階と、上記閾値電圧を上記第1所定電圧よりも低い第2所定電圧以下の電圧まで低下させる第2の段階と、上記閾値電圧を零よりも高い電圧まで高める第3の段階を備えていることを特徴とする不揮発性半導体メモリ装置の消去方法。
FI (3件)：
G11C 17/00 612 C ,  G11C 17/00 612 D ,  G11C 17/00 612 E
Fターム (8件)：
5B025AA03 ,  5B025AB01 ,  5B025AC01 ,  5B025AD04 ,  5B025AD06 ,  5B025AD08 ,  5B025AE05 ,  5B025AE08
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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