特許

J-GLOBAL ID：200903038450135529

半導体装置及びその製造方法

発明者： 大竹 文雄
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平11-099437
公開番号（公開出願番号）：特開2000-294773
出願日： 1999年04月06日
公開日（公表日）： 2000年10月20日
要約：

【要約】【目的】本発明は、高集積化されたLSIにおいてもソース/ドレイン領域へのコンタクト面積を充分に広く確保でき、LSIの集積密度を更に向上させることができるMOSFETの形成方法を提供することを目的とする。【構成】本発明では、サイドウォールを2層以上の積層構造の絶縁膜で形成し、このうち最下層の絶縁膜を等方エッチングすることによりサイドウォールに横方向の溝を形成する。この構造により、ソース/ドレイン領域へのコンタクト面積を前記横方向の溝の分だけ広くすることができ、その結果コンタクト抵抗の増大を防止することができる。また、自己整合的に形成されるコンタクト部には、シリコン又はシリコンを含む化合物を選択成長させ、その表面を金属シリサイド化することにより、コンタクト抵抗を更に低抵抗化する。

請求項（抜粋）：

【請求項1】半導体基板の一対の不純物拡散領域に挟まれた領域上に形成されたゲート電極と、前記半導体基板に接して形成された第1の絶縁膜と、前記第1の絶縁膜に接して形成された第2の絶縁膜とを含む積層構造よりなる前記ゲート電極のサイドウォールと、前記サイドウォールにより画定され、前記不純物領域と電気的にコンタクトするためのコンタクト部を備えた半導体装置であって、前記第1の絶縁膜により画定された前記コンタクト部の面積が、前記第2の絶縁膜により画定されたコンタクト部の面積より広いことを特徴とする半導体装置。

IPC (9件)：

H01L 29/78 ,  H01L 21/336 ,  H01L 21/28 301 ,  H01L 21/3065 ,  H01L 21/768 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 29/43 ,  H01L 29/417

FI (8件)：

H01L 29/78 301 P ,  H01L 21/28 301 S ,  H01L 21/302 M ,  H01L 21/90 D ,  H01L 27/08 102 C ,  H01L 27/08 102 D ,  H01L 29/46 S ,  H01L 29/50 U

Fターム (94件)：

4M104AA01 ,  4M104BB20 ,  4M104BB25 ,  4M104BB36 ,  4M104CC05 ,  4M104DD04 ,  4M104DD08 ,  4M104DD10 ,  4M104DD11 ,  4M104DD16 ,  4M104DD17 ,  4M104DD23 ,  4M104DD43 ,  4M104DD45 ,  4M104DD46 ,  4M104FF07 ,  4M104FF14 ,  4M104FF22 ,  4M104GG09 ,  4M104GG14 ,  4M104GG16 ,  4M104HH04 ,  4M104HH08 ,  5F004AA16 ,  5F004DA01 ,  5F004DB02 ,  5F004DB03 ,  5F004DB07 ,  5F004EA09 ,  5F004EA10 ,  5F004EA12 ,  5F004EA23 ,  5F004EA33 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F004FA02 ,  5F033KK01 ,  5F033KK03 ,  5F033KK26 ,  5F033KK27 ,  5F033NN07 ,  5F033NN30 ,  5F033PP03 ,  5F033PP07 ,  5F033PP09 ,  5F033QQ09 ,  5F033QQ13 ,  5F033QQ16 ,  5F033QQ18 ,  5F033QQ19 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ70 ,  5F033QQ73 ,  5F033RR04 ,  5F033RR06 ,  5F033SS11 ,  5F033TT02 ,  5F033TT08 ,  5F033XX04 ,  5F033XX09 ,  5F033XX28 ,  5F040DA10 ,  5F040DA20 ,  5F040DB01 ,  5F040DC01 ,  5F040EA08 ,  5F040EA09 ,  5F040EC07 ,  5F040EC19 ,  5F040EC21 ,  5F040ED03 ,  5F040EF14 ,  5F040EH02 ,  5F040EH07 ,  5F040FA05 ,  5F040FA07 ,  5F040FA10 ,  5F040FA11 ,  5F040FA18 ,  5F040FB04 ,  5F040FC06 ,  5F040FC22 ,  5F040FC23 ,  5F048AA01 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048BB05 ,  5F048BF06 ,  5F048BF16 ,  5F048DA19 ,  5F048DA25

引用特許：

審査官引用 (2件)

• 半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平7-154282   出願人：株式会社日立製作所
• エレベ-テッドソ-ス・ドレイン構造を有する半導体装置及びその製造方法
  公報種別：公開公報   出願番号：特願平11-149750   出願人：株式会社東芝