横型高耐圧電界効果トランジスタおよびその製造方法

発明者： ,
出願人/特許権者：
代理人 (1件)：山口巖
公報種別：公開公報
出願番号（国際出願番号）：特願平6-238716
公開番号（公開出願番号）：特開平8-107202
出願日： 1994年10月03日
公開日（公表日）： 1996年04月23日
要約：

【要約】【目的】パワーICに集積される横型MOSFETの耐圧とオン抵抗とのトレードオフを改善する【構成】p型基板の表面層にpウェル領域を形成し、そのpウェル領域の表面層に、表面にLOCOSを持った表面不純物濃度が5×1016〜2×1017cm-3、接合深さが0.5〜1.5μmのnオフセット領域を伴ったnドレイン領域を形成してMOSFETとする。この時、pウェル領域の最高不純物濃度が5×1015〜3×1016cm-3となるようにする。nオフセット領域の接合深さが浅いため、空乏化が促されて高耐圧化が図られ、かつ、pウェル領域の最高不純物濃度が5×1015〜3×1016cm-3と高いため、オン抵抗が低減されて、耐圧とオン抵抗とのトレードオフが、95V、0.17Ωmm2 と改善される。同一基板に集積されるCMOS部のnチャネルMOSFETと工程を共通にすることもできる。

請求項（抜粋）：

第一導電型半導体層の表面層に表面からの不純物の導入、拡散により形成された第一導電型ウェル領域と、その第一導電型ウェル領域の表面層に互いに離れて表面からの不純物の導入、拡散により形成された第二導電型ソース領域および第二導電型オフセット領域と、その第二導電型オフセツト領域の表面の一部に形成されたLOCOS酸化膜と、第二導電型オフセット領域の表面層のLOCOS酸化膜の第二導電型ソース領域から遠い側に形成された第二導電型ドレイン領域と、第二導電型ソース領域と第二導電型オフセット領域とに挟まれた第一導電型ウェル領域の表面露出部の表面上にゲート絶縁膜を介して形成された多結晶シリコンからなるゲート電極と、第二導電型ソース領域の表面上に設けられたソース電極と、第二導電型ドレイン領域の表面上に設けられたドレイン電極とを有することを特徴とする横型高耐圧電界効果トランジスタ。

引用特許：

出願人引用 (6件)

特開平3-129767
高電圧用MISFETを備える半導体装置
公報種別：公開公報出願番号：特願平3-179859 出願人：富士電機株式会社
特開平2-102576

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審査官引用 (4件)

特開平3-129767
高電圧用MISFETを備える半導体装置
公報種別：公開公報出願番号：特願平3-179859 出願人：富士電機株式会社
特開平2-102576

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