特許
J-GLOBAL ID：200903039518375082

半導体集積回路装置

発明者：
林田 洋子

林田 洋子 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (1件)： 畑 泰之
公報種別：公開公報
出願番号（国際出願番号）：特願2003-391303
公開番号（公開出願番号）：特開2005-158820
出願日： 2003年11月20日
公開日（公表日）： 2005年06月16日
要約：
【課題】 静電気による破壊から半導体装置を保護する半導体集積回路装置を提供する。【解決手段】 出力回路121が第1の基準電位配線110に接続され、出力回路121の駆動回路118が第2の基準電位配線113に接続され、出力端子100と第2の基準電位配線113に保護素子116が接続されたことを特徴とする。【選択図】 図1
請求項（抜粋）：
第1の電源と第1の基準電位配線間に第2導電型のMOSFETと第1導電型のMOSFETとが直列に接続され、前記直列に接続された第2導電型のMOSFETと第1導電型のMOSFETとが複数組設けられ、前記第2導電型のMOSFETと第1導電型のMOSFETとの接続点がそれぞれ出力端子に接続されて出力回路を形成し、それぞれの前記第1導電型のMOSFETのゲートにはそれぞれの駆動回路が接続され、 それぞれの前記駆動回路が、 第2の電源と第2の基準電位配線間に直列に接続された第2導電型のMOSFETと第1導電型のMOSFETとを含み、前記駆動回路の第2導電型のMOSFETと第1導電型のMOSFETとの接続点が、前記出力回路の第1導電型のMOSFETのゲートに接続され、 且つ、前記各MOSFETを同一の半導体基板上に形成したことを特徴とする半導体集積回路装置において、 前記出力端子と第2の基準電位配線間に第1の静電気保護素子を接続したことを特徴とする半導体集積回路装置。
IPC (8件)：
H01L27/06 ,  H01L21/822 ,  H01L27/04 ,  H03K17/08 ,  H03K17/687 ,  H03K19/003 ,  H03K19/0175 ,  H03K19/0948
FI (8件)：
H01L27/06 311C ,  H03K17/08 C ,  H03K19/003 E ,  H01L27/04 H ,  H01L27/04 D ,  H03K19/00 101F ,  H03K19/094 B ,  H03K17/687 F
Fターム (46件)：
5F038BH07 ,  5F038BH13 ,  5F038BH15 ,  5F038CD02 ,  5F038CD03 ,  5F038DF01 ,  5F038EZ20 ,  5F048AC03 ,  5F048BA01 ,  5F048BE03 ,  5F048CC06 ,  5F048CC09 ,  5F048CC16 ,  5F048CC19 ,  5J032AA00 ,  5J032AA02 ,  5J032AA05 ,  5J032AC18 ,  5J055AX34 ,  5J055BX16 ,  5J055CX27 ,  5J055DX22 ,  5J055DX56 ,  5J055DX72 ,  5J055DX73 ,  5J055DX83 ,  5J055EX02 ,  5J055EY00 ,  5J055EY01 ,  5J055EY29 ,  5J055EZ16 ,  5J055FX19 ,  5J055FX31 ,  5J055GX01 ,  5J055GX02 ,  5J055GX07 ,  5J056AA04 ,  5J056BB47 ,  5J056CC12 ,  5J056DD00 ,  5J056DD13 ,  5J056DD29 ,  5J056DD52 ,  5J056DD55 ,  5J056HH00 ,  5J056KK02
引用特許：
出願人引用 (2件)
  • 半導体出力回路
    公報種別：公開公報   出願番号：特願平3-285810   出願人：日本電気株式会社
  • 半導体集積回路
    公報種別：公開公報   出願番号：特願平4-093970   出願人：沖電気工業株式会社

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