特許
J-GLOBAL ID：200903039565156305

半導体集積回路

発明者：
吉田 宜史

吉田 宜史 について


出願人/特許権者：
セイコーインスツルメンツ株式会社

セイコーインスツルメンツ株式会社 について


代理人 (1件)： 坂上 正明
公報種別：公開公報
出願番号（国際出願番号）：特願2000-203404
公開番号（公開出願番号）：特開2002-026275
出願日： 2000年07月05日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 集積回路に低電圧動作のトランジスタと高耐圧動作のトランジスタを混載させる場合、低電圧動作のトランジスタと高耐圧動作のトランジスタではゲート酸化膜厚を変えて、低電圧動作のトランジスタには薄いゲート酸化膜を高耐圧動作のトランジスタには厚いゲート酸化膜を形成していた。このような構成にした場合、ゲート酸化工程を2度行わなければならず、工程増加になっていた。【解決手段】 SOI層を貫通し、支持基板1上の絶縁膜2まであけられたホール4と、前記ホール4と酸化膜で囲まれたSOI層3から構成されるゲート電極と、支持基板1上の絶縁膜2で構成されるゲート酸化膜と、ホールの底面で支持基板1上の絶縁膜2に接する部分に形成されたソース・ドレイン領域5、6からなるトランジスタを形成する。
請求項（抜粋）：
支持基板の上に絶縁膜を介して設けられた半導体膜上にCMOSトランジスタが形成された半導体集積回路において、前記半導体膜を貫通し、支持基板上の絶縁膜まであけられたホールと、前記ホールと酸化膜で囲まれた前記半導体膜から構成されるゲート電極と、前記支持基板上の絶縁膜で構成されるゲート酸化膜と、前記ホールの底面で前期支持基板上の絶縁膜に接する部分に形成されたソース・ドレイン領域と、を有するトランジスタを備えることを特徴とする半導体集積回路。
IPC (6件)：
H01L 27/08 331 ,  H01L 27/04 ,  H01L 21/822 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/78
FI (5件)：
H01L 27/08 331 E ,  H01L 27/04 H ,  H01L 27/08 321 H ,  H01L 27/08 321 B ,  H01L 29/78 301 X
Fターム (28件)：
5F038BH05 ,  5F038BH07 ,  5F038BH13 ,  5F038BH16 ,  5F038CA02 ,  5F038EZ06 ,  5F038EZ20 ,  5F040DA02 ,  5F040DA23 ,  5F040DB01 ,  5F040EB12 ,  5F040EC19 ,  5F040ED01 ,  5F040ED07 ,  5F040ED09 ,  5F040EK01 ,  5F040EK05 ,  5F048AA02 ,  5F048AA05 ,  5F048AC04 ,  5F048BA09 ,  5F048BA19 ,  5F048BB01 ,  5F048BB05 ,  5F048BB16 ,  5F048BF15 ,  5F048BF16 ,  5F048CC08
引用特許：
審査官引用 (8件)
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