特許

J-GLOBAL ID：200903039625426285

集積回路に関する応力下でのインターレイヤー誘電体

発明者： バーネット,ジェームズ・ディー ,  チーク,ジョン・ディー
出願人/特許権者： フリースケール セミコンダクター インコーポレイテッド
代理人 (6件)： 社本 一夫 ,  小野 新次郎 ,  小林 泰 ,  千葉 昭男 ,  富田 博行 ,  夫馬 直樹
公報種別：公表公報
出願番号（国際出願番号）：特願2008-505297
公開番号（公開出願番号）：特表2008-538859
出願日： 2006年02月16日
公開日（公表日）： 2008年11月06日
要約：

ロジック(16)と、ロジックとは異なりSRAMアレイに関するインターレイヤー誘電体(ILD)(42,40)を処理することにより改善された性能を備えた静的ランダムアクセスメモリ(SRAM)とを有する集積回路(10)を提供する。Nチャネルロジック(20)及びSRAMトランジスタ(24,26)は、非圧縮応力を備えたILD(40)を有し、Pチャネル論理トランジスタ(22)ILD(42)は圧縮応力を有し、PチャネルSRAMトランジスタ(26)は圧縮であるが、Pチャネル論理トランジスタ(22)よりも小さく、緩和されても良く、又は引っ張りでも良い。PチャネルSRAMトランジスタ(26)に関する集積回路(10)に関して、Pチャネル論理トランジスタ(22)よりも低い移動度を有することは有益である。低い移動度を備えたPチャネルSRAMトランジスタ(26)は、良好な書き込み時間または低電圧での書き込みマージンのいずれかで、より良好な書き込み性能を生じる。

請求項（抜粋）：

第1のNチャネルトランジスタおよび第1のPチャネルトランジスタを包含する論理部分と、 第2のNチャネルトランジスタおよび第2のPチャネルトランジスタを包含する静的ランダムアクセスメモリ(SRAM)アレイ部分と、 圧縮応力を備えた第1のPチャネルトランジスタの上に第1のILDと、 前記第1のILDの圧縮応力よりも少なくとも小さい圧縮である応力を備えた前記第2のPチャネルトランジスタの上に第2のILDと、 を有することを特徴とする半導体デバイス。

IPC (7件)：

H01L 21/824 ,  H01L 27/11 ,  H01L 27/10 ,  H01L 27/08 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 29/786

FI (8件)：

H01L27/10 381 ,  H01L27/10 461 ,  H01L27/10 481 ,  H01L27/08 331E ,  H01L27/08 321C ,  H01L29/78 613B ,  H01L29/78 613A ,  H01L29/78 619A

Fターム (40件)：

5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048AC04 ,  5F048BA14 ,  5F048BA16 ,  5F048BC06 ,  5F048BD01 ,  5F048BG07 ,  5F048BG13 ,  5F048DA23 ,  5F048DA27 ,  5F083BS05 ,  5F083BS17 ,  5F083BS27 ,  5F083BS30 ,  5F083GA01 ,  5F083GA11 ,  5F083HA02 ,  5F083JA56 ,  5F083PR21 ,  5F083PR42 ,  5F083PR52 ,  5F083ZA01 ,  5F083ZA12 ,  5F110AA01 ,  5F110BB04 ,  5F110BB07 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110GG01 ,  5F110GG02 ,  5F110GG06 ,  5F110NN03 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110QQ19

引用特許：

審査官引用 (2件)

• 半導体集積回路の製造方法
  公報種別：公開公報   出願番号：特願2005-045629   出願人：ソニー株式会社
• 半導体集積回路装置およびその製造方法
  公報種別：公開公報   出願番号：特願2002-325826   出願人：株式会社ルネサステクノロジ