内部電圧生成回路および半導体メモリ

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-100855
公開番号（公開出願番号）：特開平11-353889
出願日： 1999年04月08日
公開日（公表日）： 1999年12月24日
要約：

【要約】【課題】電流加算型のD/A変換回路を使用して正の電圧を多段階で出力させ、デジタル入力のビット数が増えても抵抗回路網のパターン面積の占める割合の増大を抑制する。【解決手段】電圧発生回路80の出力ノード10に一端側が接続された負荷抵抗素子RL と、負荷抵抗素子の他端側の第1のノードN1 に接続され、デジタルデータに応じて等価抵抗が制御されることによって負荷抵抗素子側からの入力電流の大きさを制御する第1の電圧設定回路11と、ノードN1 に接続され、負荷抵抗素子側から所定の電流が流れる第2の電圧設定回路12と、ノードN1 の電位と所定の基準電位Vref を比較してノードN1 の電位を検出する電位比較回路13と、この回路13の出力により実質的に電圧発生回路を制御することによってノードN1 の電位が基準電位に等しくなるように設定する昇圧制御回路17を具備する。

請求項（抜粋）：

電圧発生回路と、前記電圧発生回路の出力ノードに一端側が接続された負荷抵抗素子と、前記負荷抵抗素子の他端側の第1のノードに接続され、デジタルデータに応じて等価抵抗が制御されることによって前記負荷抵抗素子側からの入力電流の大きさを制御する第1の電圧設定回路と、前記負荷抵抗素子の他端側の第1のノードに接続され、前記負荷抵抗素子側から所定の電流が流れる第2の電圧設定回路と、前記第1のノードの電位と所定の基準電位を比較して、前記第1のノードの電位を検出する電位比較回路と、前記電位比較回路の出力により実質的に前記電圧発生回路を制御することによって前記第1のノードの電位が前記基準電位に等しくなるように設定する昇圧制御回路とを具備することを特徴とする内部電圧生成回路。

FI (3件)：

G11C 17/00 632 A , G11C 17/00 632 C , G11C 17/00 634 E

引用特許：

審査官引用 (4件)

不揮発性半導体メモリ装置の自動プログラム回路
公報種別：公開公報出願番号：特願平7-229850 出願人：三星電子株式会社
D/A変換回路
公報種別：公開公報出願番号：特願平8-027076 出願人：日本電気株式会社
特開昭62-175020

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