特許
J-GLOBAL ID：200903039787537749

半導体チップの実装構造体、液晶装置及び電子機器

発明者：
内山 憲治

内山 憲治 について


出願人/特許権者：
セイコーエプソン株式会社

セイコーエプソン株式会社 について


代理人 (1件)： 鈴木 喜三郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-287099
公開番号（公開出願番号）：特開平11-340285
出願日： 1998年10月08日
公開日（公表日）： 1999年12月10日
要約：
【要約】【課題】 半導体チップをACF等といった接合剤を用いて基板に搭載する実装構造体において、接合剤に残留応力が生じることを防止して電極端子間の接続信頼性を向上する。【解決手段】 複数のバンプ16を備えた半導体チップ6と、複数の出力配線11及び入力端子12を備えた回路基板3とを有する半導体チップの実装構造体である。ACF4は、圧着処理を受けることにより、バンプ16と出力配線11等のランド部分とが互いに導通するように半導体チップ6と回路基板3とを接続する。回路基板3のうち配線11及び端子12のランド部分によって囲まれる領域内に複数の貫通穴10を分散して配設し、圧着処理時に余分となるACF4をそれらの貫通穴10を通して逃がすことにより、ACF4に大きな内部応力が生じることを防止する。これにより、IC6に関する接続信頼性を向上する。
請求項（抜粋）：
複数のバンプを備えた半導体チップと、複数のランドを備えた基板とを有すると共に、それらのバンプとそれらのランドとが互いに導通するように接合剤を用いて前記半導体チップと前記基板とを接続することによって構成される半導体チップの実装構造体において、前記基板のうち前記複数のランドによって囲まれる領域内に複数の貫通穴を分散して配設することを特徴とする半導体チップの実装構造体。
IPC (2件)：
H01L 21/60 311 ,  G09F 9/00 348
FI (2件)：
H01L 21/60 311 S ,  G09F 9/00 348 N
引用特許：
出願人引用 (6件)
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審査官引用 (4件)
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