特許
J-GLOBAL ID：200903039788933982
不揮発性半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
伊丹 勝
公報種別：公開公報
出願番号（国際出願番号）：特願2000-323199
公開番号（公開出願番号）：特開2001-325796
出願日： 2000年10月23日
公開日（公表日）： 2001年11月22日
要約：
【要約】【課題】 キャッシュ機能や多値論理動作機能をそれぞれ最適条件で実現可能とした書き換え/読み出し回路を持つEEPROMを提供する。【解決手段】 書き換え/読み出し回路140は、メモリセルアレイに選択的に接続されると共に、相互のデータ転送が可能な第1のラッチ回路1と第2のラッチ回路2を有し、2ビットの4値データを一つのメモリセルに異なるしきい値電圧の範囲として記憶するようにして、第1及び第2のラッチ回路1,2を用いて4値データの上位ビットと下位ビットの書き換え/読み出しを行う多値論理動作モードと、一つのメモリセルに記憶される1ビットの2値データに関して、第1のアドレスで選択されたメモリセルと第1のラッチ回路1との間でデータ授受が行われる期間に、第2のアドレスについて第2のラッチ回路2と入出力端子の間でデータ授受が行われるキャッシュ動作モードとを有する。
請求項（抜粋）：
電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、このメモリセルアレイに書き込むべきデータを一時保持し、メモリセルアレイからの読み出しデータをセンスする複数の書き換え/読み出し回路と、前記メモリセルアレイのデータ書き換え動作、及び読み出し動作を制御する制御回路とを備え、前記各書き換え/読み出し回路は、前記メモリセルアレイに選択的に接続されると共に、相互のデータ転送が可能な第1のラッチ回路と第2のラッチ回路を有し、且つ2ビットの4値データを一つのメモリセルに異なるしきい値電圧の範囲として記憶するようにして、前記第1及び第2のラッチ回路を用いて4値データの上位ビットと下位ビットの書き換え/読み出しを行う多値論理動作モードと、一つのメモリセルに記憶される1ビットの2値データに関して、第1のアドレスで選択されたメモリセルと前記第1のラッチ回路との間でデータ授受が行われる期間に、第2のアドレスについて前記第2のラッチ回路と入出力端子の間でデータ授受が行われるキャッシュ動作モードとを有することを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
FI (9件)：
G11C 17/00 634 G
, G11C 17/00 611 A
, G11C 17/00 632 D
, G11C 17/00 632 A
, G11C 17/00 634 B
, G11C 17/00 634 C
, G11C 17/00 636 A
, G11C 17/00 636 B
, G11C 17/00 641
5B025AA03
, 5B025AB01
, 5B025AC01
, 5B025AD02
, 5B025AD04
, 5B025AD05
, 5B025AD06
, 5B025AD09
, 5B025AD10
, 5B025AD11
, 5B025AE00
, 5B025AE05
, 5B025AE08
