特許
J-GLOBAL ID：200903040012789898
半導体集積回路装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平8-309369
公開番号（公開出願番号）：特開平9-252098
出願日： 1996年11月20日
公開日（公表日）： 1997年09月22日
要約：
【要約】【課題】 DRAMの製造工程を簡略化して製造コストを低減する。【解決手段】 DRAMのメモリセル選択用MISFETQtのゲート電極8A(ワード線WL)のシート抵抗、およびビット線BL1,BL2 のシート抵抗をそれぞれ2Ω/□以下とし、ゲート電極8A(ワード線WL)およびビット線BL1,BL2 を形成する工程で周辺回路の配線をそれぞれ同時に形成することにより、DRAMの製造工程を低減する。
請求項（抜粋）：
メモリセル選択用MISFETとその上部に形成された情報蓄積用容量素子とで構成されるメモリセルを備えたDRAMを有する半導体集積回路装置であって、前記メモリセル選択用MISFETのゲート電極と一体に構成されたワード線のシート抵抗と、前記メモリセル選択用MISFETのソース領域、ドレイン領域の一方に接続されるビット線のシート抵抗がそれぞれ2Ω/□以下であることを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 681 A
, H01L 27/10 681 B
, H01L 27/10 681 F
