特許
J-GLOBAL ID：200903040456034192

半導体記憶装置

発明者：
金原 旭成

金原 旭成 について

, 
奥山 博昭

奥山 博昭 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (8件)： 前田 弘 ,  小山 廣毅 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  手島 勝 ,  藤田 篤史
公報種別：公開公報
出願番号（国際出願番号）：特願2002-370011
公開番号（公開出願番号）：特開2004-199829
出願日： 2002年12月20日
公開日（公表日）： 2004年07月15日
要約：
【課題】非選択メモリセルのデータを良好に保持しながら、低電源電圧であっても、1つの選択メモリセルのみについてデータ書き込みを可能にする。【解決手段】各対のビット線(BIT0、NBIT0)、(BIT1、NBIT1)に接続された同一列のメモリセル(1A〜1B)、(1C〜1D)の駆動用トランジスタ(MN3A、MN4A〜MN3B、MN4B)、(MN3C、MN4C〜MN3D、MN4D)のソースを共通に活性化用トランジスタ(MN5A)、(MN5B)を介して各々低電圧電源VSSに接続する。データ書き込み時には、選択ビット線対(例えばBIT0、NBIT0)に接続された同一列のメモリセル(1A〜1B)の活性化用トランジスタ(MN5A)を非導通として、この同一列のメモリセル(1A〜1B)の駆動トランジスタ(MN3A、MN4A〜MN3B、MN4B)のソースをフローティングにする。【選択図】図1
請求項（抜粋）：
アレイ状に配置された複数のメモリセルを備え、 前記各メモリセルは、 ソースに第1の電位が供給され、ゲートに互いのドレインが接続された2つの負荷用トランジスタと、 ソース及びドレインの一方が1対のビット線に接続され、他方が前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートがワード線に接続された2つの転送用トランジスタと、 ソースが共通に接続され、ドレインが前記2つの負荷用トランジスタの各々のドレインに接続され、ゲートが互いのドレインに接続された2つの駆動用トランジスタと を含む半導体記憶装置において、 前記ビット線の方向に位置する複数列のメモリセルでは、各列毎に、複数個のメモリセルの各駆動用トランジスタのソース線が共通に接続されており、 前記各共通ソース線は、前記ビット線を選択したデータの書き込み時には、前記選択ビット線に対応する列の共通ソース線のみが前記ワード線の活性化時にフローティングにされる ことを特徴とする半導体記憶装置。
IPC (1件)：
G11C11/41
FI (1件)：
G11C11/40 Z
Fターム (10件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ02 ,  5B015JJ03 ,  5B015KA04 ,  5B015KA06 ,  5B015KA13 ,  5B015KA34 ,  5B015KB89 ,  5B015KB92
引用特許：
審査官引用 (2件)
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平6-326733   出願人：株式会社日立製作所
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願平10-055604   出願人：日本電気株式会社

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