特許
J-GLOBAL ID：200903040464165298
メモリセルの隣接する行の記憶素子間の結合の効果を減少させる方法
発明者：
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出願人/特許権者：
代理人 (1件)：
井ノ口 壽
公報種別：公表公報
出願番号（国際出願番号）：特願2004-534286
公開番号（公開出願番号）：特表2005-538485
出願日： 2003年08月13日
公開日（公表日）： 2005年12月15日
要約：
セル間の容量性結合に起因する、メモリセルの1つの数の行に記憶されている見かけ上の電荷レベルの誤った読み出しを減少させる手法である。第1の行の全てのページが第1のパスでプログラムされ、次いで、第2の隣接する行の全てのページが第1のパスでプログラムされ、その後、第1の行が第2のパスでプログラムされ、次いで、第3の行の全てのページが第1のパスでプログラムされ、さらに第2の行を第2のパスでプログラムするステップに戻るなど、このように前後するようにアレイの全ての行にわたってプログラムが行われる。これは、後にメモリセルの隣接する行にデータを書き込むことに起因して生じる可能性のあるメモリセルの行に格納された見かけ上の電荷に対する影響を最少にする。
請求項（抜粋）：
データを電荷の種々のレベルとしてその電荷記憶素子に記憶させる不揮発性メモリセルアレイを操作する方法において、前記電荷記憶素子の隣接するグループ間にフィールド結合があり、前記方法は、
電荷記憶素子のグループのうちの第1のグループに、記憶レベルの第1のセットで、記憶レベルの前記第1のセットが使用されているという表示と共に、データをプログラムするステップと、
その後、電荷記憶素子のグループのうちの第2のグループに、記憶レベルの前記第1のセットで、記憶レベルの前記第1のセットが使用されているという表示と共に、データをプログラムするステップと、
その後、電荷記憶素子のグループのうちの前記第1のグループの電荷レベルを記憶レベルの前記第1のセットから記憶レベルの第2のセットまで増大し、記憶レベルの前記第2のセットが使用されているという表示を記憶させるステップと、
を含むことを特徴とする方法。
IPC (1件)：
FI (3件)：
G11C17/00 611G
, G11C17/00 641
, G11C17/00 611A
5B125BA01
, 5B125CA06
, 5B125CA20
, 5B125DB08
, 5B125DB18
, 5B125DB19
, 5B125FA01
出願人引用 (23件)
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米国特許第5,867,429号
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米国特許第6,091,633号
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米国特許第6,103,573号
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米国特許第6,151,248号
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米国特許出願第09/505,555号
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米国特許出願第09/667,344号
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米国特許出願第09/925,102号
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米国特許出願第09/925,134号
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米国特許第5,570,315号
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米国特許第5,774,397号
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米国特許第6,046,935号
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米国特許第5,095,344号
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米国特許出願第09/893,277号
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米国特許出願第10/002,696号
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米国特許第5,172,338号
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米国特許第5,602,987号
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米国特許第5,663,901号
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米国特許第5,430,859号
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米国特許第5,657,332号
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米国特許第5,712,180号
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米国特許第5,890,192号
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半導体記憶装置のデータ書き込み方法及び半導体記憶装置
公報種別：公開公報
出願番号：特願2002-038244
出願人：株式会社東芝
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複数のデータ状態で動作する不揮発性メモリのストレージエレメント間の結合による影響を低減させるための動作技術
公報種別：公開公報
出願番号：特願2002-187020
出願人：サンディスクコーポレイション, 株式会社東芝
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審査官引用 (2件)
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