特許
J-GLOBAL ID:200903041240435326
半導体パッケージの製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
池内 寛幸 (外1名)
公報種別:公開公報
出願番号(国際出願番号):特願平11-124451
公開番号(公開出願番号):特開2000-315698
出願日: 1999年04月30日
公開日(公表日): 2000年11月14日
要約:
【要約】【課題】 フェースダウン実装された半導体素子と回路基板とを予め絶縁性接着剤で接着し、封止樹脂の注入及び硬化を行うことにより、極めて生産性に富み、高信頼性の半導体パッケージが製造する。【解決手段】 フェースダウン実装された半導体素子と回路基板とを電気的接続部以外で予め絶縁性接着剤で接着する工程を終了した後、トランスファーモールド工法などを利用することにより、短時間に封止樹脂の注入及び硬化を行う。
請求項(抜粋):
少なくとも1つの半導体素子をフェースダウンで回路基板に形成された配線パターン上に実装し、封止樹脂を前記回路基板と前記半導体素子との間に封止した半導体パッケージの製造方法であって、(a)配線パターンを有する回路基板に半導体素子をフェースダウンで実装する際に、接続電極部以外の領域において、絶縁性を有する樹脂で前記半導体素子と回路基板とを接着してから、(b)前記フェースダウン実装した回路基板を、前記回路基板の底面が発熱板上に接触するようにして設置し、(c)前記発熱板を加熱した後、(d)前記半導体素子と前記回路基板との間に、少なくとも無機フィラー及び液状熱硬化性樹脂よりなる封止樹脂を毛細管現象を用いて注入させた後、加熱処理して硬化させることにより、前記フェースダウン実装した半導体素子と前記回路基板との間及び側面部分を含む領域を封止樹脂で一体化して形成することを特徴とする半導体パッケージの製造方法。
IPC (5件):
H01L 21/56
, H01L 21/52
, H01L 23/12
, H01L 23/29
, H01L 23/31
FI (4件):
H01L 21/56 E
, H01L 21/52 H
, H01L 23/12 F
, H01L 23/30 R
Fターム (26件):
4M109AA01
, 4M109BA04
, 4M109CA04
, 4M109CA10
, 4M109CA21
, 4M109EA01
, 4M109EA02
, 4M109EA07
, 4M109EB06
, 4M109EB08
, 4M109EB09
, 4M109EB12
, 5F047AA17
, 5F047BA33
, 5F047BA34
, 5F047BA51
, 5F061AA01
, 5F061BA04
, 5F061CA04
, 5F061CA10
, 5F061CA21
, 5F061CB02
, 5F061CB12
, 5F061DA16
, 5F061DB01
, 5F061GA03
引用特許:
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