スイッチ回路及びバススイッチ回路

発明者： ,
出願人/特許権者：
代理人 (5件)：吉武賢次 , 橘谷英俊 , 佐藤泰和 , 吉元弘 , 川崎康
公報種別：公開公報
出願番号（国際出願番号）：特願2003-146297
公開番号（公開出願番号）：特開2004-350127
出願日： 2003年05月23日
公開日（公表日）： 2004年12月09日
要約：

【課題】電源電圧が供給されていないときに、第1及び第2端子間の信号伝送を確実に遮断できるようになる。【解決手段】アナログスイッチ回路は、双方向の信号入出力用の第1及び第2端子I/O,O/Iと、第1及び第2端子I/O,O/I間に並列接続されたPMOSトランジスタP1及びNMOSトランジスタN1と、これらトランジスタのオン・オフを制御する制御回路1と、ダイオードD1〜D6とを備えている。PMOSトランジスタP1やこのトランジスタの基板電位設定用のダイオードD5,D6が形成されるNウェルNW1とは別個のNウェルNW2内に、第1及び第2端子I/O,O/Iの急激な電圧上昇をNANDゲートG1に伝達するダイオードD3,D4を形成するため、Nウェルのサイズを従来よりも大幅に縮小でき、第1及び第2端子I/O,O/Iの急激な電圧上昇を迅速にNANDゲートG1の電源端子に伝達できる。【選択図】図1

請求項（抜粋）：

半導体基板上に形成されるスイッチ回路において、伝送対象である信号が入力される第1端子と、伝送対象である信号が出力される第2端子と、前記半導体基板内の第1の半導体領域内に形成され、ソース端子またはドレイン端子の一方が前記第1端子に接続され他方が前記第2端子に接続される第1トランジスタと、前記第1トランジスタのゲート電圧を制御する制御回路と、アノード端子が前記第1端子に接続され、カソード端子が前記制御回路の電源端子に接続され、前記第1の半導体領域とは分離して形成される前記半導体基板内の第2半導体領域に形成される第1整流素子と、を備えることを特徴とするスイッチ回路。

IPC (5件)：

H03K17/687 , H01L21/822 , H01L27/04 , H03K17/60 , H03K19/0175

FI (4件)：

H03K17/687 G , H01L27/04 F , H03K17/60 G , H03K19/00 101S

Fターム (42件)：

5F038AV04 , 5F038AV06 , 5F038CA02 , 5F038DF01 , 5J055AX28 , 5J055BX17 , 5J055CX27 , 5J055DX03 , 5J055DX22 , 5J055DX42 , 5J055DX64 , 5J055DX65 , 5J055DX74 , 5J055EX02 , 5J055EY12 , 5J055EY17 , 5J055EY21 , 5J055EZ07 , 5J055EZ12 , 5J055EZ25 , 5J055FX18 , 5J055FX33 , 5J055FX37 , 5J055GX01 , 5J055GX07 , 5J055GX08 , 5J055GX09 , 5J056AA11 , 5J056BB49 , 5J056CC00 , 5J056DD02 , 5J056DD13 , 5J056DD25 , 5J056DD28 , 5J056DD55 , 5J056EE05 , 5J056EE06 , 5J056EE08 , 5J056FF07 , 5J056FF08 , 5J056GG09 , 5J056KK02

引用特許：

出願人引用 (7件)

アナログ・スイッチ回路
公報種別：公開公報出願番号：特願平8-194459 出願人：株式会社東芝
半導体集積回路
公報種別：公開公報出願番号：特願平9-298924 出願人：日本電気株式会社
半導体装置
公報種別：公開公報出願番号：特願2001-074700 出願人：株式会社東芝

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審査官引用 (3件)

アナログ・スイッチ回路
公報種別：公開公報出願番号：特願平8-194459 出願人：株式会社東芝
半導体集積回路
公報種別：公開公報出願番号：特願平9-298924 出願人：日本電気株式会社
半導体装置
公報種別：公開公報出願番号：特願2001-074700 出願人：株式会社東芝

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