特許

J-GLOBAL ID：200903041513506329

DLL回路

発明者： 岩本 久 ,  沖本 裕美
出願人/特許権者： 三菱電機株式会社
代理人 (1件)： 河野 登夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-267741
公開番号（公開出願番号）：特開平8-130464
出願日： 1994年10月31日
公開日（公表日）： 1996年05月21日
要約：

【要約】【目的】 電源立ち上げ時に内部クロックが外部クロックに対して1クロックの遅れで必ずロックする DLL回路の提供を目的とする。【構成】 外部から入力される入力クロック(ECLK)とそれに同期すべき内部クロック(RCLK)との位相差を検出する位相検出器12と、検出された位相差に相当する電圧(VCOIN) を発生するループフィルタ14と、発生した電圧(VCOIN) に応じて内部クロック(RCLK)の位相を遅延させることにより入力クロック(ECLK)の位相に同期させる電圧制御ディレイ素子15と、電源投入時に電圧制御ディレイ素子15が発生する電圧(VCOIN) を、それが位相差が比較的短い状態を表すレベルに強制的にするPMOSトランジスタ17及びパワーオンリセット回路18とを備えている。

請求項（抜粋）：

外部から入力される入力クロックとそれに同期すべき内部クロックとの位相差を検出する位相検出手段と、前記位相検出手段により検出された位相差に相当する電荷を与えて電圧を発生する電圧発生手段と、前記電圧発生手段により発生された電圧に応じて前記内部クロックの位相を遅延させることにより前記入力クロックの位相に同期させる遅延手段と、電源投入時に前記電圧発生手段が発生する電圧を、それが位相差が比較的短い状態を表すレベルに強制的にする強制手段とを備えたことを特徴とするDLL回路。

IPC (2件)：

H03L 7/081 ,  H03L 7/00

引用特許：

審査官引用 (4件)

• 特開平4-364609
  
• PLL回路
  公報種別：公開公報   出願番号：特願平4-189389   出願人：松下電器産業株式会社
• デジタル回路装置
  公報種別：公開公報   出願番号：特願平5-250429   出願人：三菱電機株式会社
• 特開平4-364609