特許

J-GLOBAL ID：200903041769757957

半導体チップのレイアウト方法および装置

発明者： 東野 薫
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 野田 茂
公報種別：公開公報
出願番号（国際出願番号）：特願平10-281247
公開番号（公開出願番号）：特開2000-114381
出願日： 1998年10月02日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】 電源配線とグランド配線の無駄を解消して半導体チップの小型化および低コスト化を可能とする。【解決手段】 回路ブロック配置手段6は、記憶手段4が記憶している消費電力の値にもとづいて消費電力の大きい回路ブロックを特定し、特定した回路ブロックを幹線の電源配線およびグランド配線に近い位置に配置する。さらに、配線幅最適化手段8は、幹線の電源配線およびグランド配線と、前記特定した回路ブロックとを接続する電源配線およびグランド配線の線幅を、記憶手段4が記憶している消費電力の値にもとづいて最適化する。したがって、消費電力が大きな回路ブロックに対して補助の配線を別に追加したりする必要がなく、また、消費電力が小さい回路ブロックにも標準の線幅の配線を用いるといった無駄を解消できる。

請求項（抜粋）：

半導体チップ上の回路ブロックおよび前記回路ブロックに係わる電源配線とグランド配線の位置を決定すると共に、前記電源配線と前記グランド配線の線幅を決定して前記回路ブロック、前記電源配線、ならびに前記グランド配線の、前記半導体チップ上での位置、および前記電源配線と前記グランド配線の線幅を表すデータを生成する半導体チップのレイアウト方法であって、あらかじめ各回路ブロックの消費電力の値を記憶させた記憶手段から前記消費電力の値を読み出し、その値にもとづいて消費電力の大きい回路ブロックを特定し、特定した回路ブロックを幹線の電源配線およびグランド配線に近い位置に配置する回路ブロック配置ステップと、前記幹線の電源配線およびグランド配線と、前記特定した回路ブロックとを接続する電源配線およびグランド配線の線幅を、前記記憶手段から読み出した前記消費電力の値にもとづいて最適化する配線幅最適化ステップと、を備えたことを特徴とする半導体チップのレイアウト方法。

IPC (3件)：

H01L 21/82 ,  H01L 27/04 ,  H01L 21/822

FI (2件)：

H01L 21/82 L ,  H01L 27/04 D

Fターム (11件)：

5F038CD02 ,  5F038CD20 ,  5F038DF08 ,  5F038EZ08 ,  5F038EZ20 ,  5F064EE03 ,  5F064EE09 ,  5F064EE52 ,  5F064EE57 ,  5F064EE60 ,  5F064HH12

引用特許：

審査官引用 (2件)

• 半導体集積回路装置
  公報種別：公開公報   出願番号：特願平4-039991   出願人：日本電気アイシーマイコンシステム株式会社
• パターン生成装置
  公報種別：公開公報   出願番号：特願平4-014767   出願人：三菱電機株式会社