特許

J-GLOBAL ID：200903042332538403

半導体記憶装置及びその駆動方法

発明者： 小竹 義則 ,  浅井 明 ,  奥田 寧 ,  森 俊樹 ,  中尾 一郎
出願人/特許権者： 松下電器産業株式会社
代理人 (1件)： 前田 弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-171405
公開番号（公開出願番号）：特開平8-036889
出願日： 1994年07月22日
公開日（公表日）： 1996年02月06日
要約：

【要約】【目的】 不揮発性メモリセルを搭載した半導体記憶装置において、誤読み出しを防止し、消費電力を低減する。【構成】 アレイに、ゲート,ソース,ドレインからなるトランジスタTと容量部とを有する不揮発性メモリセル(T11〜Tmn)を行列状に配置する。ビット線B1〜Bnから各トランジスタT11〜Tmnを経てソース線S1〜Smに至る各経路の少なくとも一部位に、両端に印加される電圧の高低によって異なる電圧-電流特性を有する異方向抵抗部例えばダイオードD11〜Dmnを介設する。これにより、メモリセルの読み出し時に、非選択メモリセルに生じるリーク電流を低減しあるいはその発生を阻止し、リーク電流に起因する誤読み出しを防止する。同時に、消費電力も低減できる。

請求項（抜粋）：

少なくともゲート,ソース,ドレインからなるトランジスタと容量部とを有する不揮発性メモリセルを行列状に配列してなるアレイと、上記アレイの行方向に配置された各トランジスタのゲートに接続される複数のワード線と、上記アレイの列方向に配置された各トランジスタのドレインに接続される複数のビット線と、上記アレイの行方向に配置された各トランジスタのソースに接続される複数のソース線と、上記ワード線を選択するためのデコーダ回路と、上記ビット線を選択するためのデコーダ回路と、上記ソース線を選択するためのデコーダ回路と、上記ビット線から各トランジスタを経て上記ソース線に至る各経路の少なくとも一部位に介設され、両端に印加される電圧の高低によって異なる電圧-電流特性を示し、電流が流れやすい順方向と電流が流れにくい逆方向とを有する異方向抵抗部とを備えたことを特徴とする半導体記憶装置。

IPC (7件)：

G11C 16/02 ,  G11C 16/04 ,  G11C 16/06 ,  H01L 27/115 ,  H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792

FI (5件)：

G11C 17/00 307 D ,  G11C 17/00 510 A ,  G11C 17/00 520 A ,  H01L 27/10 434 ,  H01L 29/78 371

引用特許：

審査官引用 (3件)

• フラッシュ・メモリ
  公報種別：公開公報   出願番号：特願平4-006755   出願人：富士通株式会社
• 不揮発性記憶素子およびこれを利用した不揮発性記憶装置、ならびに不揮発性記憶素子の製造方法
  公報種別：公開公報   出願番号：特願平4-065245   出願人：ローム株式会社
• 特開昭51-057255