特許

J-GLOBAL ID：200903042390416652

エッチングマスクスタックを用いたマルチマスクプロセス

発明者： サジャディ・エス.エム.・レザ
出願人/特許権者： ラム リサーチ コーポレーション
代理人 (1件)： 特許業務法人明成国際特許事務所
公報種別：公表公報
出願番号（国際出願番号）：特願2008-519292
公開番号（公開出願番号）：特表2008-547236
出願日： 2006年05月10日
公開日（公表日）： 2008年12月25日
要約：

【解決手段】基板の上のエッチング層内にエッチング特徴を形成するための方法が提供される。エッチングマスクスタックが、エッチング層の上に形成される。第1のマスクが、エッチングマスクスタックの上に形成される。第1のマスクによって定められる間隔の幅を低減させる側壁層が、第1のマスクの上に形成される。側壁層を通して、第1組の特徴が、エッチングマスクスタック内へとエッチングされる。マスクおよび側壁層は、除去される。追加の特徴のステップが実施される。該ステップは、追加のマスクをエッチングマスクスタックの上に形成することと、側壁層を追加のマスクの上に形成することと、第2組の特徴を少なくとも部分的にエッチングマスクスタック内へとエッチングすることと、を含む。エッチングマスクスタック内の第1組の特徴および第2組の特徴を通して、複数の特徴がエッチング層内にエッチングされる。【選択図】図3

請求項（抜粋）：

基板の上のエッチング層内にエッチング特徴を形成するための方法であって、 少なくとも1枚の層で形成されるエッチングマスクスタックを、前記エッチング層の上に形成する工程と、 幅を伴う複数の間隔を定める第1のマスクを、前記エッチングマスクスタックの上に形成する工程と、 前記第1のマスクによって定められる前記間隔の幅を低減させる側壁層を、前記第1のマスクの上に形成する工程と、 前記第1のマスクによって定められる前記間隔の幅より小さい幅を有する第1組の特徴を、前記側壁層を通して、少なくとも部分的に前記エッチングマスクスタック内へとエッチングする工程と、 前記マスクおよび前記側壁層を除去する工程と、 追加の特徴の工程であって、 幅を伴う複数の間隔を定める追加のマスクを、前記エッチングマスクスタックの上に形成する工程と、 前記追加のマスクによって定められる前記間隔の幅を低減させる側壁層を、前記追加のマスクの上に形成する工程と、 前記追加のマスクによって定められる前記間隔の幅より小さい幅を有する第2組の特徴を、前記側壁層を通して、少なくとも部分的に前記エッチングマスクスタック内へとエッチングする工程と、 前記マスクおよび前記側壁層を除去する工程と、 を含む工程と、 前記エッチングマスクスタック内の前記第1組の特徴および前記第2組の特徴を通して、複数の特徴を前記エッチング層内にエッチングする工程と、 を備える方法。

IPC (2件)：

H01L 21/306 ,  H01L 21/027

FI (2件)：

H01L21/302 105A ,  H01L21/30 570

Fターム (5件)：

5F004AA04 ,  5F004EA01 ,  5F004EA11 ,  5F004EA37 ,  5F046LA18

引用特許：

審査官引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願2003-192833   出願人：沖電気工業株式会社
• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平11-047855   出願人：日本電気株式会社