特許
J-GLOBAL ID：200903042571717220

半導体装置及びその製造方法

発明者：
今井 俊則

今井 俊則 について

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藤原 剛

藤原 剛 について

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芦原 洋司

芦原 洋司 について

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大田黒 彰

大田黒 彰 について

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川崎 義博

川崎 義博 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 井上 学
公報種別：公開公報
出願番号（国際出願番号）：特願2007-046387
公開番号（公開出願番号）：特開2008-210996
出願日： 2007年02月27日
公開日（公表日）： 2008年09月11日
要約：
【課題手段】 本発明は、容量素子の下部電極503の上層バリア膜113及びこれと同層に形成されている金属配線層502の上層バリア膜113の膜厚を、他の金属配線層501,502,505の上層バリア膜103,108,122の膜厚よりも厚くする。また、本発明は、容量素子の下部電極503の上層バリア膜113の膜厚を、110nm以上,更に好ましくは160nm以上とする。【効果】 上層バリア膜のクラックによる容量絶縁膜の絶縁耐圧低下も生じさせることなく、容量絶縁膜の成膜温度を高温化することができ、容量絶縁膜の絶縁耐圧が向上した高性能で高容量なMIMキャパシタを有する半導体装置が実現できる。【選択図】 図1
請求項（抜粋）：
容量素子を有する半導体装置であって、 複数の第1金属配線が形成された第1の金属配線層と、 複数の第2金属配線及び前記第2金属配線と同一の材料膜からなる前記容量素子の下部電極が形成された第2金属配線層と、 前記下部電極上に形成された前記容量素子の容量絶縁膜と、 前記容量絶縁膜上に形成された前記容量素子の上部電極とを有し、 前記第1金属配線,前記第2金属配線及び前記下部電極が、それぞれ、金属膜と前記金属膜上に形成された上層バリア膜とを有し、 前記第2金属配線及び前記下部電極の前記各上層バリア膜の膜厚が、前記第1金属配線の前記上層バリア膜の膜厚より厚いことを特徴とする半導体装置。
IPC (4件)：
H01L 21/822 ,  H01L 27/04 ,  H01L 21/320 ,  H01L 23/52
FI (2件)：
H01L27/04 C ,  H01L21/88 R
Fターム (49件)：
5F033HH09 ,  5F033HH18 ,  5F033HH19 ,  5F033HH20 ,  5F033HH21 ,  5F033HH32 ,  5F033HH33 ,  5F033HH34 ,  5F033JJ08 ,  5F033JJ11 ,  5F033JJ19 ,  5F033KK09 ,  5F033KK18 ,  5F033KK19 ,  5F033KK20 ,  5F033KK21 ,  5F033KK32 ,  5F033KK33 ,  5F033KK34 ,  5F033MM02 ,  5F033MM08 ,  5F033MM13 ,  5F033MM28 ,  5F033NN07 ,  5F033PP15 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ11 ,  5F033QQ37 ,  5F033QQ48 ,  5F033RR03 ,  5F033RR04 ,  5F033RR06 ,  5F033SS08 ,  5F033SS15 ,  5F033VV10 ,  5F033WW02 ,  5F033XX00 ,  5F033XX16 ,  5F033XX17 ,  5F038AC05 ,  5F038AC15 ,  5F038AC18 ,  5F038CD18 ,  5F038DF02 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ20
引用特許：
出願人引用 (5件)
全件表示
審査官引用 (2件)

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