特許
J-GLOBAL ID：200903042662551066

3次元実装方式

発明者：
朝比奈 和夫

朝比奈 和夫 について


出願人/特許権者：
日本電気株式会社

日本電気株式会社 について


代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平9-352203
公開番号（公開出願番号）：特開平11-177245
出願日： 1997年12月05日
公開日（公表日）： 1999年07月02日
要約：
【要約】【課題】プリント基板において搭載面の有効活用を図ることで高密度実装を可能とし、且つ、半導体デバイスチップ(マザーチップ)どうしを接続するための配線チップを不要とした三次元実装方式の提供。【解決手段】プリント基板を階段状に掘り下げ段差を設け、その段差上に機能モジュールのサブ基板を搭載可能とするためのパッド2b、3bを有し、通常の半導体部品面のさらに段差スペース上パッド2b、3bに半導体部品を搭載したサブ基板20及び30を直接搭載する。
請求項（抜粋）：
プリント基板の縦断面形状を階段状に掘り下げた形状として段差を設け、前記段差にも部品搭載可能なスペースを有し、最下層の基板の搭載部品のさらに上にも部品を搭載可能としたことを特徴とする3次元実装方式。
IPC (2件)：
H05K 3/46 ,  H05K 1/18
FI (2件)：
H05K 3/46 Q ,  H05K 1/18 F
引用特許：
審査官引用 (3件)
  • 回路部品の実装構造
    公報種別：公開公報   出願番号：特願平6-306940   出願人：日本電気株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平3-260127   出願人：三菱電機株式会社
  • 特開平3-280496

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