特許
J-GLOBAL ID：200903042721521206

半導体装置及びその製造方法

発明者：
糸長 総一郎

糸長 総一郎 について

, 
山田 隆順

山田 隆順 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (3件)： 岩橋 文雄 ,  坂口 智康 ,  内藤 浩樹
公報種別：公開公報
出願番号（国際出願番号）：特願2003-014566
公開番号（公開出願番号）：特開2004-228351
出願日： 2003年01月23日
公開日（公表日）： 2004年08月12日
要約：
【課題】熱凝集が抑制され低抵抗で、且つ、ゲート電極の寸法に依存しない均一な膜厚のシリサイド膜を有する半導体装置及びその製造方法を提供する。【解決手段】ゲート絶縁膜2上に第1のポリシリコン膜3aと第2のポリシリコン膜4aの積層膜で構成されたゲート電極6aと、第1のポリシリコン膜3bと第2のポリシリコン膜4bの積層膜で構成されたゲート電極6bを形成する。その後、ゲート電極6a、6bの側面上にサイドウォール7を形成した後、高濃度ソース・ドレイン領域8を形成する。その後、コバルト膜9を堆積した後、第1のRTAを施し、コバルトリッチな第1のコバルトシリサイド膜10a、10b、10cを形成する。その後、コバルト膜9を除去した後、第2のRTAを行い、第1のコバルトシリサイド膜10a、10b、10cを構造的に安定な第2のコバルトシリサイド膜11a、11b、11c(CoSi2膜)に変換する。【選択図】 図1
請求項（抜粋）：
半導体基板と、 前記半導体基板上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上に形成された第1のゲート電極と、 前記第1のゲート電極上に形成された第1のシリサイド膜とを備え、 前記第1のゲート電極は、前記ゲート絶縁膜上に形成された第1のポリシリコン膜と、前記第1のポリシリコン膜上に形成されたシリサイド反応を抑制する第1のシリサイド化反応抑制層とを有し、 前記第1のシリサイド膜は、前記第1のシリサイド化反応抑制層上に形成されていることを特徴とする半導体装置。
IPC (7件)：
H01L29/78 ,  H01L21/28 ,  H01L21/336 ,  H01L21/8234 ,  H01L27/088 ,  H01L29/423 ,  H01L29/49
FI (5件)：
H01L29/78 301G ,  H01L21/28 301D ,  H01L29/78 301P ,  H01L29/58 G ,  H01L27/08 102C
Fターム (63件)：
4M104BB01 ,  4M104BB20 ,  4M104CC05 ,  4M104DD02 ,  4M104DD22 ,  4M104DD24 ,  4M104DD65 ,  4M104DD79 ,  4M104DD80 ,  4M104DD81 ,  4M104DD84 ,  4M104DD88 ,  4M104DD91 ,  4M104EE03 ,  4M104EE09 ,  4M104EE16 ,  4M104FF14 ,  4M104FF19 ,  4M104GG09 ,  4M104HH05 ,  4M104HH16 ,  5F048AA07 ,  5F048AC01 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB12 ,  5F048BD10 ,  5F048BF06 ,  5F048DA25 ,  5F140AA01 ,  5F140AA10 ,  5F140BA01 ,  5F140BF04 ,  5F140BF11 ,  5F140BF13 ,  5F140BF18 ,  5F140BF21 ,  5F140BF28 ,  5F140BF38 ,  5F140BG05 ,  5F140BG08 ,  5F140BG12 ,  5F140BG30 ,  5F140BG32 ,  5F140BG34 ,  5F140BG37 ,  5F140BG44 ,  5F140BG45 ,  5F140BG52 ,  5F140BG53 ,  5F140BH15 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK02 ,  5F140BK13 ,  5F140BK21 ,  5F140BK29 ,  5F140BK34 ,  5F140BK39 ,  5F140CB04 ,  5F140CF04
引用特許：
審査官引用 (8件)
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