特許
J-GLOBAL ID：200903042947410695

半導体集積回路

発明者：
渡部 ▲隆▼夫

渡部 ▲隆▼夫 について

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高橋 保彦

高橋 保彦 について

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阪田 健

阪田 健 について

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柳沢 一正

柳沢 一正 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (2件)： 小川 勝男 ,  田中 恭助
公報種別：公開公報
出願番号（国際出願番号）：特願2003-308326
公開番号（公開出願番号）：特開2005-079360
出願日： 2003年09月01日
公開日（公表日）： 2005年03月24日
要約：
【課題】 電源スイッチを遮断する際に、論理回路の状態をラッチ回路に保持する場合、これまでの諸技術では、リーク電流を完全に削減できない、或いは長時間の保持が困難でリフレッシュに伴う電力を消費するなどの難点があった。【解決手段】 代表的な例では、チャネル領域が5nm以下の多結晶薄膜で構成される電界効果型トランジスタと、そのトランジスタがゲート入力端子に接続されたCMOS回路で構成するダイナミックラッチを設ける。これにより、電源スイッチの遮断時に論理回路の状態を保持する。更に、電源スイッチを回路ブロック毎に設け、テストの際に、前記の情報保持手段に不良が発見された場合には、該当する機能ブロックの電源スイッチを当該ブロックの未使用時においても導通したままにする。更に、半導体集積回路全体が動作時においても未使用の回路ブロックについては、電源スイッチをオフして論理回路の状態を前記ダイナミックラッチに保持することが出来る。【選択図】 図1
請求項（抜粋）：
論理回路とラッチ回路とを有し、 前記ラッチ回路は、チャネル部の平均の厚さが5nm以下である第1の電界効果型トランジスタを含んで構成されることを特徴とする半導体集積回路。
IPC (5件)：
H01L21/8242 ,  H01L27/108 ,  H01L29/78 ,  H01L29/786 ,  H03K3/356
FI (7件)：
H01L27/10 321 ,  H01L29/78 653D ,  H01L29/78 656B ,  H01L27/10 671C ,  H03K3/356 D ,  H01L27/10 671Z ,  H01L29/78 626A
Fターム (16件)：
5F083AD02 ,  5F083GA06 ,  5F083HA02 ,  5F083JA32 ,  5F083ZA12 ,  5F110AA06 ,  5F110BB04 ,  5F110CC09 ,  5F110EE22 ,  5F110FF02 ,  5F110GG22 ,  5F110GG25 ,  5J034AB03 ,  5J034AB15 ,  5J034CB01 ,  5J034DB08
引用特許：
出願人引用 (4件)
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審査官引用 (2件)

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