特許
J-GLOBAL ID：200903042958252030

半導体記憶装置

発明者：
松本 康寛

松本 康寛 について

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朝倉 幹雄

朝倉 幹雄 について

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田中 浩司

田中 浩司 について

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山崎 恭治

山崎 恭治 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-086250
公開番号（公開出願番号）：特開平10-283776
出願日： 1997年04月04日
公開日（公表日）： 1998年10月23日
要約：
【要約】【課題】 内部データ線対の電圧のイコライズが不完全な場合におけるデータ衝突によるセンスアンプのラッチデータの反転を防止する。【解決手段】 複数の内部電源電圧発生回路(1,2)からの内部電源電圧を有し、センスアンプ(6)へ与えられる第1の内部電源電圧(VccA)と同じ電圧レベルの列選択信号(CSL)を発生して、ビット線対と内部データ線対とを接続するI/Oゲート回路へ与える。I/Oゲートの電流駆動力を相対的に小さくし、センスアンプのセンスノードの急激な電位変化を防止する。
請求項（抜粋）：
互いに電圧レベルの異なる複数の内部電源電圧を発生する複数の内部電源回路、行列状に配列される複数のメモリセルを有するメモリセルアレイ、各前記列に対応して配置され、各々に対応の列のメモリセルが接続する複数のビット線対、各前記行に対応して配置され、各々に対応の行のメモリセルが接続する複数のワード線、および前記複数のビット線対に対応して配置され、活性化時対応のビット線対の電位を差動増幅する複数のセンスアンプを備え、各前記センスアンプは活性化時対応のビット線対の高電位のビット線へ前記複数の内部電源回路に含まれる第1の内部電源回路から発生される第1の内部電源電圧を伝達する回路部分を含み、アドレス信号に従って、前記複数の列のうちのアドレス指定された列を選択する列選択信号を発生する列選択手段を備え、前記列選択手段は、前記第1の内部電源電圧レベルの列選択信号を発生する手段を含み、前記列選択信号に従って、指定された列に対応して配置されたビット線対を内部データ線対に電気的に結合する列選択ゲート、および前記第1の内部電源電圧より高い第2の内部電源電圧を一方動作電源電圧として動作し、外部から与えられる信号に従って、少なくとも前記複数の行の行選択に関連する動作を行なう周辺回路を含む、半導体記憶装置。
IPC (2件)：
G11C 11/407 ,  G11C 11/413
FI (3件)：
G11C 11/34 354 F ,  G11C 11/34 335 A ,  G11C 11/34 354 D
引用特許：
審査官引用 (5件)
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