特許
J-GLOBAL ID：200903043183706183

画面表示装置を備えたマイクロコンピュータ

発明者：
細谷 理

細谷 理 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について

, 
三菱電機システムエル・エス・アイ・デザイン株式会社

三菱電機システムエル・エス・アイ・デザイン株式会社 について


代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-353607
公開番号（公開出願番号）：特開2001-166913
出願日： 1999年12月13日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 1waitアクセスモード下ではOSDRAM等の全記憶回路ヘのアクセスが2クロック必要でソフトウェア処理効率が低下していた。【解決手段】 画面表示装置を備えたマイクロコンピュータにおいて、1waitレジスタ5内にNowaitアクセスモードを示す値“0”がセットされ、OSDRAMアドレスデコーダ9から得られるデコード結果が、OSDRAM4内のアドレスを示す場合、即ち、ORゲート10が値“1”をBIU2へ出力した場合、BIU2は、切替えスイッチ8を制御し、CPU1は1waitアクセスモードのバスサイクルの前半でOSDRAM4をアクセスし、OSDロジック6は1waitアクセスモードのバスサイクルの後半でOSDRAM4をアクセスする。
請求項（抜粋）：
第1のバスサイクルで動作する第1のアクセスモードと、前記第1のバスサイクルより長い第2のバスサイクルで動作する第2のアクセスモードとのいずれかを指定するアクセスモード値が設定される第1のレジスタと、表示用データを格納した画像表示記憶回路と、前記画像表示記憶回路等の記憶回路に対するCPUのアクセスモードを制御するバスインタフェースユニットが、バス上に出力したアドレスを入力し、デコードし、デコード結果を出力する画像表示記憶回路アドレスデコーダと、前記第1のレジスタおよび前記画像表示記憶回路アドレスデコーダに接続され、前記第1のアクセスモードを示す前記アクセスモード値が前記第1のレジスタ内に格納され、前記画像表示記憶回路アドレスデコーダの前記デコード結果が前記CPUのアクセスによる前記画像表示記憶回路内のアドレスを示している場合に、前記バスインタフェースユニットへ、第1の値を出力する第1の論理回路と、前記画像表示記憶回路内に格納された前記表示用データを読み出し、外部表示装置へ出力する制御を行う画像表示論理回路とを備え、前記第1の論理回路が前記第1の値を前記バスインタフェースユニットへ出力することにより設定された前記第2のアクセスモード下での前記第2のバスサイクルの前半において、前記CPUは前記画像表示記憶回路をアクセスし、前記第2のバスサイクルの後半において、前記画像表示論理回路は前記画像表示記憶回路をアクセスすることを特徴とする画面表示装置を備えたマイクロコンピュータ。
IPC (5件)：
G06F 3/153 336 ,  G06F 13/16 510 ,  G06F 13/38 320 ,  G06F 15/78 510 ,  G09G 5/00
FI (5件)：
G06F 3/153 336 B ,  G06F 13/16 510 D ,  G06F 13/38 320 A ,  G06F 15/78 510 G ,  G09G 5/00 555 D
Fターム (18件)：
5B060CA08 ,  5B060KA04 ,  5B060MB01 ,  5B062CC01 ,  5B062DD05 ,  5B062DD10 ,  5B062EE10 ,  5B069BC00 ,  5B069LA12 ,  5B069LA15 ,  5B069LA16 ,  5B077AA41 ,  5B077MM02 ,  5C082CA56 ,  5C082CB01 ,  5C082DA86 ,  5C082EA12 ,  5C082MM02
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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