特許

J-GLOBAL ID：200903043427230186

ディープ・トレンチ・シリコン・エッチングの反応性イオン・エッチング・ラグを低減する方法

発明者： ムニール・ディー・ナイーム ,  ガンガダラ・エス・マタド ,  ビョン・ヨル・キム ,  スチーブン・ピー・クデルカ ,  ブライアン・エス・リー ,  ホン・リー ,  エリザベス・モラーレス ,  ヨンジン・パク ,  ラジーヴ・エム・ラナーデ
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレーション
代理人 (1件)： 坂口 博 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-161081
公開番号（公開出願番号）：特開2002-033313
出願日： 2001年05月29日
公開日（公表日）： 2002年01月31日
要約：

【要約】【課題】 大きなアスペクト比のDRAMにおいて、DTの製造中に発生するRIEラグを最小限に抑える方法を提供すること。【解決手段】 この方法は、基板の等方エッチングを防止し、それによって基板中のDTのプロファイルと形状を維持するのに必要な程度のパシベーション膜を形成する。ここに記述したRIEプロセスは、所定の深さを達成するために、基板内にエッチングされた部分DTを提供する。このパシベーション膜は、ディープ・トレンチの開口を塞ぐまでには至らない、ある特定の厚さまで成長させる。代替方法では、パシベーション膜を非RIEエッチング・プロセスで除去する。膜を除去する非RIEプロセスは、フッ化水素酸(緩衝、または無緩衝)などの化学薬品による湿式エッチングでもよく、あるいは、無水フッ化水素酸などの蒸気相および/または非イオン化化学薬品を用いてもよい。膜厚の制御により、高アスペクト比の構造用のDTの所定の深さを達成することが可能となる。

請求項（抜粋）：

半導体デバイス中に高アスペクト比のトレンチをエッチングする方法であって、基板上にハード・マスクを付着させるステップと、前記ハード・マスクをパターン形成するステップと、前記ハード・マスクを用いてトレンチを形成するために、実質的に一方向性のエッチング・プロセスで前記基板にエッチングを施すステップであって、前記エッチング・プロセスにより前記トレンチ内部にパシベーション層を付着させるステップと、前記エッチング処理により、前記トレンチが所望のアスペクト比にエッチングされるように、a)前記パシベーション層を部分的に除去するために変更を加えたプロセス条件で、b)前記実質的一方向性エッチング・プロセスによって、前記基板を反復エッチングするステップとを含む方法。

IPC (3件)：

H01L 21/3065 ,  H01L 21/8242 ,  H01L 27/108

FI (2件)：

H01L 21/302 A ,  H01L 27/10 625 Z

Fターム (22件)：

5F004AA05 ,  5F004AA16 ,  5F004BA19 ,  5F004BB13 ,  5F004DA00 ,  5F004DA17 ,  5F004DA20 ,  5F004DA26 ,  5F004DB01 ,  5F004DB03 ,  5F004DB05 ,  5F004DB06 ,  5F004DB07 ,  5F004EA06 ,  5F004EA07 ,  5F004EA10 ,  5F004EA28 ,  5F004EA34 ,  5F004EB05 ,  5F083AD15 ,  5F083PR03 ,  5F083PR07

引用特許：

審査官引用 (3件)

• 特開平3-062519
  
• 基板の処理方法及び処理装置
  公報種別：公開公報   出願番号：特願平8-085106   出願人：株式会社日立製作所, 国際電気株式会社
• 半導体装置の製造方法及び製造装置
  公報種別：公開公報   出願番号：特願平10-309819   出願人：日本電気株式会社