特許
J-GLOBAL ID：200903043447692836

集積回路のレイアウト方法、レイアウト装置及び半導体装置

発明者：
石原 正幸

石原 正幸 について


出願人/特許権者：
沖電気工業株式会社

沖電気工業株式会社 について


代理人 (1件)： 大垣 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2005-304411
公開番号（公開出願番号）：特開2007-115819
出願日： 2005年10月19日
公開日（公表日）： 2007年05月10日
要約：
【課題】電極パッドの配置を最適化する。【解決手段】集積回路のレイアウト装置10は、互いに分離された電極パッドセルデータ25a、接続インターフェイスセルデータ25b及びI/O機能部セルデータ25cのうち、機能的I/Oセルデータを読み込む読込部11と、フロアプラン形成部12と、タイミングドリブンレイアウト形成部13と、遅延情報形成部14と、タイミング検証部15と、レイアウト形成部31と、レイアウト検証部32と、電極パッドセルの配置位置情報を含む実装方法データを読み込む実装方法データ読込部17と、適切な電極パッドセルデータを選択して、電極パッドセルデータを読み込む電極パッドセルデータ読込部18とを具えている。【選択図】図1
請求項（抜粋）：
レイアウト装置の読込部が、外部記憶装置からネットリストデータ並びに前記外部記憶装置のライブラリデータ記憶部から電極パッドセルデータ、接続インターフェイスセルデータ及びI/O機能部セルデータを有する機能的I/Oセルデータを含むI/Oセルデータのうち、前記機能的I/Oセルデータを読み込むステップと、 フロアプラン形成部が、読み込まれた前記ネットリストデータ及び前記機能的I/Oセルデータを用いてフロアプランデータを形成するステップと、 タイミングドリブンレイアウト形成部が、前記フロアプランデータを用いてタイミングドリブンレイアウトデータを形成するステップと、 遅延情報形成部が、前記タイミングドリブンレイアウトデータを用いて遅延情報データを形成するステップと、 タイミング検証部が、前記遅延情報データを用いて、タイミング検証を行うステップと、 レイアウト形成部が、タイミング検証済みの前記タイミングドリブンレイアウトデータを用いてレイアウトデータを形成するレイアウトデータ形成ステップと、 レイアウト検証部が、前記レイアウトデータを用いて、レイアウト検証を行うステップとを含み、 実装方法データ読込部が実装方法データ記憶部から、機能的I/Oセルに対する電極パッドセルの配置位置情報を含む実装方法データを読み込むサブステップと、電極パッドセルデータ読込部が前記実装方法データに基づいて適切な前記電極パッドセルデータを選択して、前記ライブラリデータ記憶部から、選択された前記電極パッドセルデータを読み込むサブステップとを有する電極パッドセルデータ選択ステップをさらに含んでおり、 前記レイアウトデータ形成ステップは、機能的I/Oセルに対する電極パッドセルの配置位置を最適化して、タイミング検証済みの前記タイミングドリブンレイアウトデータに、前記電極パッドセルデータ選択ステップにより選択された前記電極パッドセルデータを合成するステップであることを特徴とする集積回路のレイアウト方法。
IPC (4件)：
H01L 21/82 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 23/12
FI (4件)：
H01L21/82 C ,  H01L21/82 P ,  H01L27/04 E ,  H01L23/12 501P
Fターム (28件)：
5F038BE07 ,  5F038BE09 ,  5F038CA10 ,  5F038CA17 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA04 ,  5F064AA06 ,  5F064BB03 ,  5F064BB04 ,  5F064BB07 ,  5F064BB19 ,  5F064BB27 ,  5F064BB28 ,  5F064DD02 ,  5F064DD14 ,  5F064DD42 ,  5F064DD44 ,  5F064EE02 ,  5F064EE03 ,  5F064EE47 ,  5F064EE52 ,  5F064EE53 ,  5F064HH06 ,  5F064HH10 ,  5F064HH12 ,  5F064HH13 ,  5F064HH14
引用特許：
出願人引用 (1件) 審査官引用 (1件)
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願2003-091915   出願人：松下電器産業株式会社

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