特許
J-GLOBAL ID：200903044095514858

半導体集積回路装置

発明者：
大湯 静憲

大湯 静憲 について

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荻島 淳史

荻島 淳史 について

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内山 博之

内山 博之 について


出願人/特許権者：
株式会社日立製作所

株式会社日立製作所 について


代理人 (1件)： 筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2000-058354
公開番号（公開出願番号）：特開2001-250926
出願日： 2000年03月03日
公開日（公表日）： 2001年09月14日
要約：
【要約】【課題】 メモリセルの活性領域の形状を規定することにより、メモリセル選択用MISFETの所望するしきい値電圧を得ると同時に、リフレッシュ特性の劣化を抑制することのできる技術を提供する。【解決手段】 活性領域bの形状を、角部が丸みを持つ菱形とし、メモリセル選択用MISFETのビット線側のゲート端の活性幅Lbを最小加工寸法の2〜3倍程度とすることにより、素子分離領域aを構成する絶縁膜へのボロン偏析の影響を小さくする。一方、メモリセル選択用MISFETの情報蓄積用容量素子側のゲート端の活性幅Lcを最小加工寸法よりも狭くすることにより、素子分離領域aを構成する絶縁膜へのボロン偏析の影響を大きくする。
請求項（抜粋）：
半導体基板上にメモリセル選択用MISFETと容量素子とが直列接続されたメモリセルを有する半導体集積回路装置であって、前記メモリセル選択用MISFETのソース、ドレインを構成する一方の半導体領域の上方に情報を転送するビット線が形成され、前記メモリセル選択用MISFETのソース、ドレインを構成する他方の半導体領域の上方に前記容量素子が形成されており、前記メモリセル選択用MISFETのゲート電極のビット線側端部の活性幅が容量素子側端部の活性幅よりも相対的に広いことを特徴とする半導体集積回路装置。
IPC (2件)：
H01L 27/108 ,  H01L 21/8242
FI (2件)：
H01L 27/10 621 C ,  H01L 27/10 681 F
Fターム (16件)：
5F083AD24 ,  5F083AD48 ,  5F083GA06 ,  5F083JA35 ,  5F083JA39 ,  5F083MA06 ,  5F083MA16 ,  5F083MA17 ,  5F083MA18 ,  5F083MA19 ,  5F083MA20 ,  5F083NA01 ,  5F083PR10 ,  5F083PR21 ,  5F083PR36 ,  5F083PR40
引用特許：
審査官引用 (3件)

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