特許
J-GLOBAL ID：200903044342296800
半導体装置及びその製造方法
発明者：
,
,
出願人/特許権者：
代理人 (1件)：
秋田 収喜
公報種別：公開公報
出願番号（国際出願番号）：特願2006-306804
公開番号（公開出願番号）：特開2007-036299
出願日： 2006年11月13日
公開日（公表日）： 2007年02月08日
要約：
【課題】 ソース抵抗を低減する。【解決手段】 FETを含む半導体装置の製造方法であって、主面上に第1導電型を有する第1半導体層が形成された半導体基板を準備し、第1半導体層上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、第1半導体層内に第2導電型を有するベース領域を形成し、第1半導体層の表面付近のベース領域内に第1導電型を有するソース領域を形成し、ゲート電極及びソース領域上に層間絶縁膜を形成し、層間絶縁膜及び第1半導体層内にコンタクトホールを形成し、ソース領域の側壁を露出させ、層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、ソース領域の上面を露出させ、ソース領域の側面及び上面、ベース領域と接触し、かつ電気的に接続されるように、コンタクトホール内及び層間絶縁膜上にソース配線を形成し、半導体基板の裏面にドレイン電極を形成する。【選択図】 図26
請求項（抜粋）：
MISFETを含む半導体装置の製造方法であって、
(a)主面上に第1導電型を有する第1半導体層が形成された半導体基板を準備する工程と、
(b)前記第1半導体層上に、前記MISFETのゲート絶縁膜を形成する工程と、
(c)前記ゲート絶縁膜上に、前記MISFETのゲート電極を形成する工程と、
(d)前記第1半導体層内に、前記第1導電型と逆の第2導電型を有する前記MISFETのベース領域を形成する工程と、
(e)前記第1半導体層の表面付近であって、前記ベース領域内に、前記第1導電型を有する前記MISFETのソース領域を形成する工程と、
(f)前記ゲート電極及びソース領域上に層間絶縁膜を形成する工程と、
(g)前記工程(f)の後、前記層間絶縁膜及び第1半導体層内にコンタクトホールを形成し、前記ソース領域の側壁を露出させる工程と、
(h)前記工程(g)の後、前記層間絶縁膜の側壁をエッチングすることで前記コンタクトホールを拡大し、前記ソース領域の上面を露出させる工程と、
(i)前記工程(h)の後、前記ソース領域の側面及び上面、前記ベース領域と接触し、かつ電気的に接続されるように、前記コンタクトホール内及び前記層間絶縁膜上にソース配線を形成する工程と、
(j)前記半導体基板の裏面にドレイン電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L 29/78
, H01L 27/04
, H01L 21/336
H01L29/78 653A
, H01L29/78 652B
, H01L29/78 652K
, H01L29/78 652G
, H01L29/78 657A
, H01L29/78 658F
