特許

J-GLOBAL ID：200903044435784502

ダイナミック型メモリ

発明者： 荻原 正毅 ,  櫻井 清史 ,  高瀬 覚
出願人/特許権者： 東芝マイクロエレクトロニクス株式会社 ,  株式会社東芝
代理人 (1件)： 鈴江 武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-227614
公開番号（公開出願番号）：特開平8-096570
出願日： 1994年09月22日
公開日（公表日）： 1996年04月12日
要約：

【要約】【目的】DRAMのチップ内のデータパスを短くしてデータ転送の高速化を図り、センスアンプキャッシュ方式を採用した場合にキャッシュメモリのヒット率を上昇させることが可能になる。【構成】複数個に分割されて配置され、複数のバンクに分割されて動作が制御される複数のサブアレイ11と、各サブアレイに対応してチップの第1の辺Xに平行に形成され、対応するサブアレイのセンスアンプ24からのデータを転送する複数のデータ線DQiと、複数のバンクにおける各1個のサブアレイに対応するデータ線に共通に接続されてそのデータを選択的に増幅し、チップの第2の辺Yに平行に配置された複数のデータ線バッファ・マルチプクサ12と、これに対応して接続され、チップの第2の辺に平行に配置された複数のデータ入/出力パッド13とを具備することを特徴とする。

請求項（抜粋）：

それぞれ行列状に配置されたダイナミック型のメモリセルのアレイを有し、それぞれメモリチップの互いに垂直な方向の第1の辺および第2の辺に沿って複数個に分割されて配置され、複数のバンクに分割されて動作が制御される複数のサブアレイと、上記各サブアレイにおいて同一行のメモリセルに接続され、それぞれ前記メモリチップの第1の辺に平行に形成された複数のワード線と、それぞれ前記各サブアレイにおいて同一列のメモリセルに接続され、前記メモリチップの第1の辺に対して垂直な第2の辺に平行に形成された複数のビット線と、それぞれ前記各サブアレイにおいて選択された行のメモリセルから読み出された電位をセンス増幅する複数のセンスアンプと、それぞれ前記各サブアレイに対応して前記ワード線に平行に形成され、対応するサブアレイの前記複数のセンスアンプのうちの選択された列のセンスアンプからのデータを転送するための複数のデータ線と、それぞれ前記複数のバンクにおける各1個のサブアレイに対応する複数のデータ線に共通に接続され、上記複数のデータ線からのデータを選択的に増幅し、前記メモリチップの第2の辺に平行に配置された複数のデータ線バッファ・マルチプクサと、それぞれ上記複数のデータ線バッファ・マルチプクサに対応して接続され、上記複数のデータ線バッファ・マルチプクサよりも前記メモリチップの第2の辺に近い位置で上記第2の辺に平行に配置された複数のデータ入/出力パッドとを具備することを特徴とするダイナミック型メモリ。

引用特許：

出願人引用 (2件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-139423   出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平5-236827   出願人：ソニーエレクトロニクスインコーポレイテッド