特許
J-GLOBAL ID：200903044696243380
半導体記憶装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
藤巻 正憲
公報種別：公開公報
出願番号（国際出願番号）：特願平10-143540
公開番号（公開出願番号）：特開平11-340436
出願日： 1998年05月25日
公開日（公表日）： 1999年12月10日
要約：
【要約】【課題】 パッドポリシリコンを薄膜化でき、均一性を向上可能にするゲート電極を有する半導体記憶装置の製造方法を提供する。【解決手段】 ゲートフォトレジスト工程を2回に分割し、第1のゲートフォトレジスト工程では、第1のゲートパターンをマスクとしてエッチングを行うことにより、ゲート電極間にパッドポリシリコン膜が存在する部分を形成する。次に、ポリシリコンを全面に成膜し、第2のゲートフォトレジスト工程として、第2のゲートパターン11をマスクとしてエッチングを行うことにより、ゲート電極の間にパッドポリシリコンが存在しない部分を形成する。その後、LDD層30、第1の層間絶縁膜12、ビットコンタクト13、ビット線14、第2の層間絶縁膜15、容量コンタクト16、容量下部電極17、容量絶縁膜18、容量上部電極19、第3の層間絶縁膜20を形成する。
請求項（抜粋）：
セル内にパッドポリシコンが設けられた半導体記憶装置の製造方法において、半導体基板上にゲート下部電極、ゲート上部電極及びマスク絶縁膜となる積層膜を形成する工程と、この積層膜を第1の第1のゲートパターンでエッチングする工程と、前記積層膜を第2のゲートパターンでエッチングする工程とを有することを特徴とする半導体記憶装置の製造方法。
IPC (2件)：
H01L 27/108
, H01L 21/8242
H01L 27/10 671 Z
, H01L 27/10 621 B
, H01L 27/10 681 F
